JPS62227234A - 非同期信号同期化方式 - Google Patents
非同期信号同期化方式Info
- Publication number
- JPS62227234A JPS62227234A JP61071772A JP7177286A JPS62227234A JP S62227234 A JPS62227234 A JP S62227234A JP 61071772 A JP61071772 A JP 61071772A JP 7177286 A JP7177286 A JP 7177286A JP S62227234 A JPS62227234 A JP S62227234A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- clock
- input
- sampled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims 1
- 239000013256 coordination polymer Substances 0.000 abstract description 6
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000005070 sampling Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非同期信号同期化方式、特に、非同期入力を
同期化する非同期信号同期化方式に関する。
同期化する非同期信号同期化方式に関する。
次に、従来の非同期信号同期化方式について、図面を参
照して説明する。
照して説明する。
第３図は従来の非同期信号同期化方式の一例を示すブロ
ック図、第４図は第３図に示す従来例の動作を説明する
ためのタイムチャートである。
ック図、第４図は第３図に示す従来例の動作を説明する
ためのタイムチャートである。
第３図に示す非同期信号同期化方式は非同期入力りをフ
リップフロップ１，２０２段構成でサンプルする方式が
用いられている。
リップフロップ１，２０２段構成でサンプルする方式が
用いられている。
このため、同期化出力Ｔ４は最低でも非同期人力りが変
化してかつ２回のクロックＣＰ１．ＯＰ２でサンプルし
なけれはならない。
化してかつ２回のクロックＣＰ１．ＯＰ２でサンプルし
なけれはならない。
また、第５図は従来の他の例を示すブロック図で、第６
図は第５図に示す従来例の動作を説明するためのタイム
チャートである。
図は第５図に示す従来例の動作を説明するためのタイム
チャートである。
第５図に示す非同期信号同期化方式は、フリップフロッ
プ１，２と、ゲート８とを含んで構成される。
プ１，２と、ゲート８とを含んで構成される。
ゲート８を含むことにより、クロックＣＰｌのみで第３
図に示す従来例におけるクロックＣＰ２をも作成してい
ることを除いては第３図の従来例と同一の動作とする。
図に示す従来例におけるクロックＣＰ２をも作成してい
ることを除いては第３図の従来例と同一の動作とする。
すなわち、上述した従来の非同期信号同期化方式は、非
同期入力がフリップフロップのセットアツプタイムの領
域内で変化した場合にフリップフロップの出力状態が不
確定となることがあるため、非同期入力を２段構成のフ
リップフロ、プでサンプルしなければならないため同期
化出力は最低でもクロックＣＰＩ、ＣＰ２Ｏ位相差Ｔ分
だけ遅れるという欠点がある。
同期入力がフリップフロップのセットアツプタイムの領
域内で変化した場合にフリップフロップの出力状態が不
確定となることがあるため、非同期入力を２段構成のフ
リップフロ、プでサンプルしなければならないため同期
化出力は最低でもクロックＣＰＩ、ＣＰ２Ｏ位相差Ｔ分
だけ遅れるという欠点がある。
本発明の非同期信号同期化方式はフリップフロップのセ
ットアツプタイムを常に保障するために非同期入力に最
小値でもセットアツプタイムの遅延時間を持つ遅延回路
と、フリップフロップ３ケと、制御回路を有して構成さ
れる。
ットアツプタイムを常に保障するために非同期入力に最
小値でもセットアツプタイムの遅延時間を持つ遅延回路
と、フリップフロップ３ケと、制御回路を有して構成さ
れる。
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す実施例の動作を説明するだめのタイムチャ
ートである。
第１図に示す実施例の動作を説明するだめのタイムチャ
ートである。
第１図に示す非同期信号同期化方式は、フリップフロッ
プ１，２．３と、遅延回路４とゲート５゜６．７とを含
んで構成される。
プ１，２．３と、遅延回路４とゲート５゜６．７とを含
んで構成される。
’ｌ’ ｄ ＝ ’ｒ ｓの関係が成立しているものと
する。
する。
非同期人力りがセットアツプタイムｒ１＋ ｓの領域内
でゝ０“からゝゝｌ“に変化するとフリップフロップ１
のマスターリセットＭＲＩは、この非−」助人力りが変
化してから遅延時間′ｖｄだけアサートされているため
に、この非同期入力りがクロックＣＰの８０の立上がり
でサンプルされずに８２の立上がりでサンプルされてフ
リップフロップ３のクロック信号となり１“が出力され
る。
でゝ０“からゝゝｌ“に変化するとフリップフロップ１
のマスターリセットＭＲＩは、この非−」助人力りが変
化してから遅延時間′ｖｄだけアサートされているため
に、この非同期入力りがクロックＣＰの８０の立上がり
でサンプルされずに８２の立上がりでサンプルされてフ
リップフロップ３のクロック信号となり１“が出力され
る。
また、非同期人力りがセットアツプタイムＴｓの領域以
前にＯ“からゝゝ１“に変化した場合にはフリップフロ
、プｌのマスターリセットＭｉｌ、１はクロックＣＰの
ＳＱの立上がり以前にネゲートされるのでこの非同期人
力りはＳＯの立上がりでサンプルされる。
前にＯ“からゝゝ１“に変化した場合にはフリップフロ
、プｌのマスターリセットＭｉｌ、１はクロックＣＰの
ＳＱの立上がり以前にネゲートされるのでこの非同期人
力りはＳＯの立上がりでサンプルされる。
フリップフロップ２は非同期人力りに１”が入ると遅延
時間ｖｄ後にセットされる。そしてこの非同期人力りが
ゝゝｌ“からＸＸＯ“に変化した時は、フリップフロッ
プ１のフリップフロップ出力Ｔ Ｉは即リセットされる
が、フリップフロップ２のフリップフロップ出力Ｔ２は
、非同期人力りのゝゝ０“がフリップフロップｌのす：
／プルのタイミングと同様な条件でサンプルされるまで
“ｌ“を保持し、０“がクロックＣＰによってサンプル
されるとフリップフロップ３をリセットとして同期化出
力Ｔ ３を０“とする。
時間ｖｄ後にセットされる。そしてこの非同期人力りが
ゝゝｌ“からＸＸＯ“に変化した時は、フリップフロッ
プ１のフリップフロップ出力Ｔ Ｉは即リセットされる
が、フリップフロップ２のフリップフロップ出力Ｔ２は
、非同期人力りのゝゝ０“がフリップフロップｌのす：
／プルのタイミングと同様な条件でサンプルされるまで
“ｌ“を保持し、０“がクロックＣＰによってサンプル
されるとフリップフロップ３をリセットとして同期化出
力Ｔ ３を０“とする。
本発明の非同期信号同期化方式は、遅延回路を設は非同
期入力がゝゝ０“から１〃に変化するのをサンプルする
フリップフロップ１とゝｌ“がらゝゝ０“に変化するの
をサンプルするフリップフロップ２の２つのフリ、プフ
ロップ出力をフリップフロップ３に入力することにより
、従来では非同期入力が変化してから少なくとも２回の
クロックエツジでサンプルしていたのに対し最低ｌクロ
ックで同期化出力を得ることができるという効果がある
。
期入力がゝゝ０“から１〃に変化するのをサンプルする
フリップフロップ１とゝｌ“がらゝゝ０“に変化するの
をサンプルするフリップフロップ２の２つのフリ、プフ
ロップ出力をフリップフロップ３に入力することにより
、従来では非同期入力が変化してから少なくとも２回の
クロックエツジでサンプルしていたのに対し最低ｌクロ
ックで同期化出力を得ることができるという効果がある
。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す実施例の動作を説明するためのタイばング
チャート、第３図は従来の一例を示すブロック図、第４
図は第３図に示す従来例の動作を説明するためのタイム
チャート、第５図は従来の他の例を示すブロック図、第
６図は第５図に示す従来例の動作を説明するためのタイ
ムチャートである。
第１図に示す実施例の動作を説明するためのタイばング
チャート、第３図は従来の一例を示すブロック図、第４
図は第３図に示す従来例の動作を説明するためのタイム
チャート、第５図は従来の他の例を示すブロック図、第
６図は第５図に示す従来例の動作を説明するためのタイ
ムチャートである。
Claims (1)
- 非同期入力をサンプリングするフリップフロップのプリ
セット時間分を遅延させる遅延回路と、非同期入力の論
理“０”から“１”の立上りをサンプリングして同期化
する第１のフリップフロップと、前記非同期入力の論理
“１”から“０”の立下りをサンプリングして同期化す
る第２のフリップフロップとを含むことを特徴とする非
同期信号同期化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071772A JPS62227234A (ja) | 1986-03-28 | 1986-03-28 | 非同期信号同期化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071772A JPS62227234A (ja) | 1986-03-28 | 1986-03-28 | 非同期信号同期化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62227234A true JPS62227234A (ja) | 1987-10-06 |
Family
ID=13470177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61071772A Pending JPS62227234A (ja) | 1986-03-28 | 1986-03-28 | 非同期信号同期化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62227234A (ja) |
-
1986
- 1986-03-28 JP JP61071772A patent/JPS62227234A/ja active Pending
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