JPS63229934A - タイミングpll方式 - Google Patents
タイミングpll方式Info
- Publication number
- JPS63229934A JPS63229934A JP62064716A JP6471687A JPS63229934A JP S63229934 A JPS63229934 A JP S63229934A JP 62064716 A JP62064716 A JP 62064716A JP 6471687 A JP6471687 A JP 6471687A JP S63229934 A JPS63229934 A JP S63229934A
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- JP
- Japan
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- phase
- circuit
- timing
- outputs
- input
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 238000005070 sampling Methods 0.000 claims abstract description 10
- 238000000605 extraction Methods 0.000 claims abstract description 7
- 239000000284 extract Substances 0.000 claims abstract description 4
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
受信信号をA−D変換器によりサンプリングしてディジ
タル化し、得られたサンプリング値からタイミング信号
を抽出してベクトル化し、自動位相制御回路によりA−
D変換器のサンプリングクロックの位相を制御するタイ
ミングPLL方式のモデムに於いて、入力位相量を3レ
ベルに量子化する定常ジッタ除去回路を自動位相制御回
路の前に設ける。
タル化し、得られたサンプリング値からタイミング信号
を抽出してベクトル化し、自動位相制御回路によりA−
D変換器のサンプリングクロックの位相を制御するタイ
ミングPLL方式のモデムに於いて、入力位相量を3レ
ベルに量子化する定常ジッタ除去回路を自動位相制御回
路の前に設ける。
本発明はデータ伝送用モデムのタイミングPLL方式に
係り、特に定常的なジッタを発生することがないタイミ
ングPLL方式に関するものである。
係り、特に定常的なジッタを発生することがないタイミ
ングPLL方式に関するものである。
第3図は従来のタイミングPLL方式の一例を示す図で
ある。
ある。
図中、■はA−D変換器、2はタイミング抽出回路、3
はベクトル変換回路、5は自動位相制御(APC)回路
、5′は発振器である。尚以下全図を通じ同一記号は同
一対象物を表す。
はベクトル変換回路、5は自動位相制御(APC)回路
、5′は発振器である。尚以下全図を通じ同一記号は同
一対象物を表す。
従来のモデムでは受信信号は先づA−D変換器1に入力
され、周波数fでサンプリングされた後、タイミング抽
出回路2に送られる。此処でサンプリングされた受信信
号からタイミング信号を抽出する。
され、周波数fでサンプリングされた後、タイミング抽
出回路2に送られる。此処でサンプリングされた受信信
号からタイミング信号を抽出する。
此のタイミング信号はベクトル変換回路3に送られ、此
処でスカラー量からベクトル量に変換され、APC回路
5に送られる。
処でスカラー量からベクトル量に変換され、APC回路
5に送られる。
APC回路5は発振器5゛の位相を制御する回路であり
、周波数追従積分回路と位相追従回路を有する自動位相
制御回路である。APC回路5は先に出力している信号
位相と受信位相とのエラー信号を基に、即ち、位相変移
に対応してA−D変換器1のサンプリングクロックfの
位相を制御して受信タイミングをとっていた。
、周波数追従積分回路と位相追従回路を有する自動位相
制御回路である。APC回路5は先に出力している信号
位相と受信位相とのエラー信号を基に、即ち、位相変移
に対応してA−D変換器1のサンプリングクロックfの
位相を制御して受信タイミングをとっていた。
第4図は従来方式の動作説明図である。
然しなからAPC回路5に入力するタイミング信号には
第4図に示す様な位相エラー信号が発生する。図示する
様に定常的高周波ノイズ(ギザギザ)の他に、長時間同
一極性を持つ低周波ジッタエラーが含まれる。
第4図に示す様な位相エラー信号が発生する。図示する
様に定常的高周波ノイズ(ギザギザ)の他に、長時間同
一極性を持つ低周波ジッタエラーが含まれる。
此の低周波ジッタエラーは線路から入力したものではな
く、タイミング信号の位相エラー、周波数エラーを直接
PLL回路に入力する為に発生するものである。
く、タイミング信号の位相エラー、周波数エラーを直接
PLL回路に入力する為に発生するものである。
即ち、タイミング信号の位相エラーが大変小さくなると
、PLL回路は位相エラーが大変小さくなる直前の制御
信号を出力し続け、位相エラーが或る値以上になった時
、初めて異なる制御信号を発するので第4図に示す様な
低周波ジッタエラーが発生する。
、PLL回路は位相エラーが大変小さくなる直前の制御
信号を出力し続け、位相エラーが或る値以上になった時
、初めて異なる制御信号を発するので第4図に示す様な
低周波ジッタエラーが発生する。
従って此の様にして発生した低周波ジッタエラーの周波
数は不定であり、単純なローパスフィルタ等では除去出
来ないと云う問題点があった。
数は不定であり、単純なローパスフィルタ等では除去出
来ないと云う問題点があった。
上記問題点は第1図の原理図に示す様に、A−り変換器
1により受信信号をサンプリングしてディジタル化し、
タイミング抽出回路2によりサンプリング値からタイミ
ング信号を抽出し、ベクトル変換回路3によりタイミン
グ信号をベクトル化し、自動位相制御回路5によりA−
D変換器1のサンプリングクロックの位相を制御するタ
イミングPLL方式のモデムに於いて、自動位相制御回
路5の前に定常ジッタ除去回路IOを設けることにより
解決される。
1により受信信号をサンプリングしてディジタル化し、
タイミング抽出回路2によりサンプリング値からタイミ
ング信号を抽出し、ベクトル変換回路3によりタイミン
グ信号をベクトル化し、自動位相制御回路5によりA−
D変換器1のサンプリングクロックの位相を制御するタ
イミングPLL方式のモデムに於いて、自動位相制御回
路5の前に定常ジッタ除去回路IOを設けることにより
解決される。
本発明に依ると定常ジッタ除去回路10の入力位相が位
相0を含む正負の或る範囲内の時、量子化雑音除去回路
10はOを出力し、該入力位相が前記範囲より大きい時
、定常ジッタ除去回路10は正の或る有限値を出力し、
該入力位相が前記範囲より小さい時、定常ジッタ除去回
路10は負の或る有限値を出力する。従って位相誤差が
少ない時、APC回路5の制御出力はOとなるためPL
L系が定常ジッタを発生することが無くなる。
相0を含む正負の或る範囲内の時、量子化雑音除去回路
10はOを出力し、該入力位相が前記範囲より大きい時
、定常ジッタ除去回路10は正の或る有限値を出力し、
該入力位相が前記範囲より小さい時、定常ジッタ除去回
路10は負の或る有限値を出力する。従って位相誤差が
少ない時、APC回路5の制御出力はOとなるためPL
L系が定常ジッタを発生することが無くなる。
第2図(a)は不発−明に依るタイミングPLL方式の
一実施例を示す図である。
一実施例を示す図である。
第2図(b)は本発明の説明図である。
図中、10は定常ジッタ除去回路、11.12、及び1
3は夫々比較器、14.15、及び16は夫々ゲート、
17はオア回路である。
3は夫々比較器、14.15、及び16は夫々ゲート、
17はオア回路である。
本発明に於いて、第1図の原理図に示す様にApc回路
5の前に定常ジッタ除去回路10を挿入する。
5の前に定常ジッタ除去回路10を挿入する。
此の定常ジッタ除去回路10は第2図(blに示す様に
入力レベルが−a〜0〜+aの時は出力は0、入力レベ
ルが−a以下の時は出力は−b、人カレベルが+a以下
の時は出力は→−すである。
入力レベルが−a〜0〜+aの時は出力は0、入力レベ
ルが−a以下の時は出力は−b、人カレベルが+a以下
の時は出力は→−すである。
尚レベルaは小さい値にセットされる。
従ってベクトル変換回路3の出力レベルが小さく、−a
〜0〜+aの間にある時は定常ジッタ除去回路10は一
定値0をAPC回路5に出力し、ベクトル変換回路3の
出力レベルが−a以下の時は一定値−bを出力し、ベク
トル変換回路3の出力レベルが+3以上の時は一定値+
bを出力する。
〜0〜+aの間にある時は定常ジッタ除去回路10は一
定値0をAPC回路5に出力し、ベクトル変換回路3の
出力レベルが−a以下の時は一定値−bを出力し、ベク
トル変換回路3の出力レベルが+3以上の時は一定値+
bを出力する。
このためベクトル変換回路3の出力レベルが小さく、−
a〜0〜+aの間にある時は、APC回路5は一定値a
が入力されるので、無用の制御動作を行ってPLL系に
定常ジッタを発生させることがなくなる。
a〜0〜+aの間にある時は、APC回路5は一定値a
が入力されるので、無用の制御動作を行ってPLL系に
定常ジッタを発生させることがなくなる。
ベクトル変換回路3の出力レベルが−a以下の時は一定
値−bを、又ベクトル変換回路3の出力レベルが+3以
上の時は一定値+bを出力するので後位のAPC回路5
は連続的な制御動作を行って位相補正を行い、A−D変
換器1のサンプリングクロックの位相を制御する。
値−bを、又ベクトル変換回路3の出力レベルが+3以
上の時は一定値+bを出力するので後位のAPC回路5
は連続的な制御動作を行って位相補正を行い、A−D変
換器1のサンプリングクロックの位相を制御する。
定常ジッタ除去回路10は第2図(a)に示す様に、先
づ比較器11により入力XがOレベルより大きいか否か
を調べる。
づ比較器11により入力XがOレベルより大きいか否か
を調べる。
■若しOレベルより大きい時は、比較器12により入力
Xが+aレレベより大きいか否かを調べ、若し+aレベ
ルより大きい時は、ゲート14を開き、レベル+bを出
力し、+aレベルより太き(ない時はオア回路17を経
由してゲート15を開き、レベルOを出力する。
Xが+aレレベより大きいか否かを調べ、若し+aレベ
ルより大きい時は、ゲート14を開き、レベル+bを出
力し、+aレベルより太き(ない時はオア回路17を経
由してゲート15を開き、レベルOを出力する。
■若し0レベルより大きくない時は、比較器13により
入力Xが−aレベルより小さいか否かを調べ、若し−a
レベルより小さい時は、ゲート16を開き、レベル−b
を出力し、若し−aレレベより小さくない時はオア回路
17を経由してゲート15を開き、レベル0を出力する
。
入力Xが−aレベルより小さいか否かを調べ、若し−a
レベルより小さい時は、ゲート16を開き、レベル−b
を出力し、若し−aレレベより小さくない時はオア回路
17を経由してゲート15を開き、レベル0を出力する
。
此の様にして第2図(blに示す特性を実現することが
出来る。
出来る。
以上詳細に説明した様に本発明によれば、位相エラーが
小さい時にAPC回路は常に一定制御出力を出す。従っ
てPLL系は定常ジッタを発生することがないと云う大
きい効果がある。
小さい時にAPC回路は常に一定制御出力を出す。従っ
てPLL系は定常ジッタを発生することがないと云う大
きい効果がある。
第1図は本発明の原理図である。
第2図(alは本発明に依るタイミングPLL方式の一
実施例を示す図である。 第2図(b)は本発明の説明図である。 第3図は従来のタイミングPLL方式の一例を示す図で
ある。 第4図は従来方式の説明図である。 図中、■はA−D変換器、2はタイミング抽出回路、3
はベクトル変換回路、5は自動位相制御(APC)回路
、5゛ は発振器、10は定常ジッタ除去回路、11.
12、及び13は夫々比較器、14.15、及び16は
夫々ゲート、17はオア回路である。 Aく介’ErFfl−社3タイミン7”f’LL乃べの
一尖ム艷イグ・J卒2叫(α) 不〔昶のクイ5ングp=IJo −イタ′j¥ 3 聞 茅 4 ト4
実施例を示す図である。 第2図(b)は本発明の説明図である。 第3図は従来のタイミングPLL方式の一例を示す図で
ある。 第4図は従来方式の説明図である。 図中、■はA−D変換器、2はタイミング抽出回路、3
はベクトル変換回路、5は自動位相制御(APC)回路
、5゛ は発振器、10は定常ジッタ除去回路、11.
12、及び13は夫々比較器、14.15、及び16は
夫々ゲート、17はオア回路である。 Aく介’ErFfl−社3タイミン7”f’LL乃べの
一尖ム艷イグ・J卒2叫(α) 不〔昶のクイ5ングp=IJo −イタ′j¥ 3 聞 茅 4 ト4
Claims (1)
- 【特許請求の範囲】 A−D変換器(1)により受信信号をサンプリングして
ディジタル化し、 タイミング抽出回路(2)により該サンプリング値から
タイミング信号を抽出し、 ベクトル変換回路(3)により該タイミング信号をベク
トル化し、 ベクトル化された該タイミング信号を基に、自動位相制
御回路(5)により該A−D変換器(1)のサンプリン
グクロックの位相を制御するタイミングPLL方式のモ
デムに於いて、 入力位相が位相0を含む正負の或る範囲内の時は0を出
力し、 該入力位相が前記範囲より大きい時は正の或る有限値を
出力し、 該入力位相が前記範囲より小さい時は負の或る有限値を
出力する定常ジッタ除去回路(10)を、該自動位相制
御回路(5)の前に設けたことを特徴とするタイミング
PLL方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62064716A JPS63229934A (ja) | 1987-03-19 | 1987-03-19 | タイミングpll方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62064716A JPS63229934A (ja) | 1987-03-19 | 1987-03-19 | タイミングpll方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63229934A true JPS63229934A (ja) | 1988-09-26 |
Family
ID=13266152
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62064716A Pending JPS63229934A (ja) | 1987-03-19 | 1987-03-19 | タイミングpll方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63229934A (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59178038A (ja) * | 1983-03-28 | 1984-10-09 | Fujitsu Ltd | 位相同期回路 |
JPS6017263A (ja) * | 1983-07-08 | 1985-01-29 | Honda Motor Co Ltd | 内燃機関の吸気装置 |
JPS6024615A (ja) * | 1983-07-20 | 1985-02-07 | Matsushita Electric Ind Co Ltd | 信号発生器 |
JPS6072345A (ja) * | 1983-09-28 | 1985-04-24 | Hitachi Ltd | デイジタル信号位相同期回路 |
JPS61281737A (ja) * | 1985-06-07 | 1986-12-12 | Fujitsu Ltd | タイミング同期方法 |
-
1987
- 1987-03-19 JP JP62064716A patent/JPS63229934A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59178038A (ja) * | 1983-03-28 | 1984-10-09 | Fujitsu Ltd | 位相同期回路 |
JPS6017263A (ja) * | 1983-07-08 | 1985-01-29 | Honda Motor Co Ltd | 内燃機関の吸気装置 |
JPS6024615A (ja) * | 1983-07-20 | 1985-02-07 | Matsushita Electric Ind Co Ltd | 信号発生器 |
JPS6072345A (ja) * | 1983-09-28 | 1985-04-24 | Hitachi Ltd | デイジタル信号位相同期回路 |
JPS61281737A (ja) * | 1985-06-07 | 1986-12-12 | Fujitsu Ltd | タイミング同期方法 |
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