JP2909740B2 - 位相整合回路 - Google Patents

位相整合回路

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JP2909740B2 JP63194680A JP19468088A JP2909740B2 JP 2909740 B2 JP2909740 B2 JP 2909740B2 JP 63194680 A JP63194680 A JP 63194680A JP 19468088 A JP19468088 A JP 19468088A JP 2909740 B2 JP2909740 B2 JP 2909740B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、振動信号の位相を基準信号の位相に整合さ
せるために制御可能な移送器を使用する自動位相制御
（APC）回路に関する。
発明の背景 “位相補間装置および方法”という名称の米国特許第
3,911,368号明細書は、クロック信号の遷移を基準信号
の遷移に整合させる回路に関する。このシステムにおい
ては、基準信号中の遷移に一致する遷移を有するのに最
も近い多位相のクロック信号の位相を選択するために多
数のフリップフロップおよびゲート回路が使われる。
第１図は、先に引用した特許に開示されているシステ
ムを簡単化した形式で示したものである。振動信号源10
は、一連の３つの遅延要素14、16および18に供給される
振動信号OSCを発生する。これらの遅延要素の各々は、
振動振動OSCの周期の1/4にほぼ等しい時間遅延を与え
る。従って、振動信号OSCおよび遅延要素14、16および1
8の出力信号は、振動信号OSCの等間隔に置かれた４つの
異なる位相を表わす。振動信号OSCはデータ型フリップ
フロップ22の入力端子Ｄに供給され、遅延要素14、16お
よび18の出力信号は各フリップフロップ24、26および28
の入力端子Ｄに供給される。基準信号源12はフリップフ
ロップ22、24、26および28の各々のクロック入力端子CK
に基準信号REFを供給する。
この構成において、フリップフロップ22、24、26およ
び28は、フリップフロップが基準信号REFによりクロッ
ク制御される時点で、振動信号OSCの波形の“スナップ
ショット”（snapshot）を効果的にとる。言い換えれ
ば、種々のフリップフロップ22、24、26および28の状態
は、遅延要素14、16および18により決まる時間間隔でサ
ンプリングされる振動信号OSCの１周期を表わす。フリ
ップフロップ22、24、26および28の標準出力信号Ｑおよ
び補数化出力信号は、ノアゲート40、42、44および46
の第１および第２の入力端子にそれぞれ供給される。こ
れらのノアゲートは、ノアゲートの第３の入力端子にそ
れぞれ供給される振動信号OSCの位相の１つを、その出
力信号が最終的な出力振動信号OSCFであるオアゲート60
に通過させる。
この回路によって選択されるように、振動信号OSCFは
基準信号REFの正方向の遷移にほぼ一致して発生する正
方向の遷移を有する。この回路がこれらの信号をどのよ
うに整合させるかを理解するために、次の例を考えてみ
る。フリップフロップ22、24、26および28が基準信号RE
Fの正方向の遷移でクロック制御されるとき、それらの
各状態は、0,0,1および１であると仮定する。この一組
の状態は、振動信号OSCの負方向の遷移が振動信号OSCの
１周期の1/4および1/2の間だけ基準信号REFの正方向の
遷移より進んでいることを示す。
先に述べたように、ノアゲート40の３つの入力端子
は、フリップフロップ22の出力端子Ｑ、フリップフロッ
プ24の反転された出力端子、および振動信号源10の出
力端子に接続される。ノアゲート42の対応する入力端子
は、同様にフリップフロップ24の出力端子Ｑ、フリップ
フロップ26の出力端子、および遅延要素14の出力端子
にそれぞれ接続される。ノアゲート44の３つの入力端子
はフリップフロップ26の出力端子Ｑ、フリップフロップ
28の出力端子、および遅延要素16の出力端子にそれぞ
れ接続される。ノアゲート46は、その３つの出力端子が
フリップフロップ28の出力端子Q,フリップフロップ22の
出力端子、および遅延要素18の出力端子に接続される
ように結合される。
先に述べた例において、フリップフロップ22、24、26
および28の出力端子Ｑは0,0,1,および１の出力値をそれ
ぞれ発生する。これらのフリップフロップの出力端子
は1,1,0および０の出力値をそれぞれ発生する。従っ
て、ノアゲート40、44および46は常に論理“0"の出力値
を発生し、ノアゲート42は、遅延要素14によって供給さ
れる信号の論理的反転である出力信号を発生する。ノア
ゲート40、42、44および46によって発生される出力信号
は、オアゲート60の異なる入力端子にそれぞれ供給され
る。先に述べた例において、オアゲート60の出力信号は
ノアゲート42の出力信号と同じである。この信号は、基
準信号REFの正方向の遷移とほぼ一致する正方向の遷移
を有する。第１図に示す回路により選択され反転される
振動信号OSCの位相は基準信号REFの正方向の各エッジで
変化する。しかしながら、最終的に選択され反転された
位相は、基準信号REF中の遷移に同期している少なくと
も１つの遷移を有する。
第１図に示す位相整合回路の１つの応用例は、受け取
られたビデオ信号の水平ライン同期信号成分（すなわ
ち、ライン固定されたクロック信号）に位相固定されて
いるサンプリング・クロック信号を使用する消費者用デ
ィジタル・テレビジョン受像機に見られる。クロック信
号がライン同期信号に位相固定されているけれども、水
平ライン同期信号のパルスの発生に続くサンプリング・
クロックの第１のパルスの発生にかなりのタイミング誤
差がある。これらのタイミング誤差は、このサンプリン
グ・クロック信号を使って抽出されるサンプルから再生
される画像を歪ませる。この歪みにより、画像の垂直エ
ッジあるいは対角線上のエッジは波打ち、すなわちぎざ
ぎざが生じる。
第１図に示す装置は、この種の歪みを補正するクロッ
ク信号を発生させるために遅延要素およびデコーディン
グ段を加えることによって拡張することができる。NTSC
方式の受像機に使われる例示的な装置は、等しく時間制
御された63個のクロック位相を発生する直列に接続され
た63個の遅延要素を有する。全ての遅延要素に亘る時間
遅延は振動信号OSCの１周期にほぼ等しい。63個の遅延
要素の各々は、フリップフロップおよびノアゲートを含
む個別のデコーディング段にそれぞれ結合される。この
種の拡張された装置は、水平同期信号に対して±１ナノ
セカンド（ns）の精度で水平ライン同期信号の周波数
ｈの910倍の周波数を有するライン固定された信号を発
生する。
しかしながら、この装置に問題点が無いというわけで
はない。この装置の値段を安くさせるために位相整合回
路が単一の集積回路として実現されることが望ましい。
この装置によって使われる遅延要素が標準の処理技術を
使用して実現されるバッファゲートである場合、各遅延
要素により与えられる時間遅延の量は公称値の−50％お
よび＋100％変化する。従って、これらの遅延要素が公
称遅延値の全ての合計がクロック信号の周期に等しくな
るように公称時間遅延値を発生する如く実現されるなら
ば、発生される実際の総遅延はクロック信号の1/2ほど
大きさか２クロック周期ほどの大きさである。第１の例
は、位相整合回路が出力クロック信号を発生しない場合
である。これは、フリップフロップ中に貯えられる値が
ライン固定されたクロック信号の遷移を含んでいないと
きに生じる。第２の例は、これらの遅延要素の２つある
いはそれ以上によって発生される信号が選択され反転さ
れる場合である。これら２つの位相間の時間差により、
オアゲート中のそれらの組み合わせは、出力クロック信
号中に望ましくない高周波信号成分を導入し、クロック
信号の衝撃サイクルを変える。
以上述べたような問題点を含まないような集積化可能
な位相整合回路を設計し得るならば望ましいことであ
る。
発明の概要 発明の目的 出力クロック信号中に望ましくない高周波成分が導入
されず、且つ出力クロック信号の衝撃サイクルが変わら
ない位相整合回路を提供することにある。
発明の構成 振動信号と基準信号とを所定の位相関係に実質的に整
合させる位相整合回路であって、 前記振動信号源と、 前記基準信号源と、 前記振動信号源に結合される入力端子を有し、前記振
動信号の順次に遅延されたＭ（Ｍは１より大きい整数）
個の位相をＭ個の各出力端子に発生する信号遅延手段で
あって、前記振動信号の遅延された位相のうち前記振動
信号に対して最も長い公称遅延時間を示す位相は前記振
動信号の１周期で表わされる時間量よりも長い時間量だ
け遅延される、前記信号遅延手段と、 前記信号遅延手段のＭ個の出力端子に結合され、前記
基準信号に応答して、前記振動信号の各瞬時値を表わす
信号値を貯え、且つ前記基準信号における所定の遷移と
同時に生じる前記振動信号の順次に遅延されたＭ個の位
相を貯える信号値蓄積手段と、 前記振動信号源および前記信号値蓄積手段に結合さ
れ、前記振動信号および前記基準信号と実質的に所定の
位相関係にある前記振動信号のＭ個の遅延された信号の
うちの１つを前記位相整合回路の出力として選択する信
号ゲーティング手段と、 複数の論理回路段を含み、前記ゲーティング手段から
信号を受け取り且つ前記ゲーティング手段に制御信号を
供給し、前記振動信号の前記Ｍ個の遅延された信号のう
ち、前記選択された信号よりも多く遅延されている信号
が前記ゲーティング手段を通過するのを禁止する禁止手
段とを含む、前記位相整合回路。
発明の効果 位相整合回路の出力クロック信号中に望ましくない高
周波成分が導入されるのを防止することができ、且つ出
力クロック信号の衝撃サイクルが変わらないように制御
することができる。
実施例 第２図に示す本発明の実施例は、テレビジョン信号処
理システムの状況におけるものである。この回路は、第
１図を参照して説明した従来技術による回路に全体的に
は類似しているが、従来技術による回路の欠点を解決す
る重要な構成上の違いがある。第２図に示される回路
は、ライン固定されたクロック信号CLKと水平駆動信号H
DRIVEとを整合させるために使われる。この回路が４つ
の遅延要素を含む５つの段から成る。この回路が水平ラ
イン同期信号の周波数Ｈの910倍のクロック周波数を
有するNTSC方式のテレビジョン受像機で使われるなら
ば、位相整合回路によって発生されるクロック信号CL
K′は、1/（3x910Ｈ）、すなわち23ナノセカンドの精
度で水平駆動信号に同期化される。実際のシステムにお
いては、約１ナノセカンドの精度が望ましい。±１ナノ
セカンドの精度を達成する信号位相整合回路は、遅延ラ
インにおいて63個の遅延ラインを有する少なくとも64個
の段を含んでいる。本発明の説明を簡単にするために、
本実施例においては少ない段数および遅延要素数が選択
された。しかしながら、当該技術分野の当業者は、この
明細書を読んだ後に64段の変形回路を容易に構成するこ
とができるであろう。
第２図において、ライン固定されたクロック信号源21
0は、一連の遅延要素214、216、218および220の第１の
遅延要素である遅延要素214にクロック信号CLKを供給す
る。本発明のこの実施例で使われる信号源210は、910
Ｈにほぼ等しい周波数を有し、また入力複合ビデオ信号
の水平ライン同期信号成分に位相が固定されているクロ
ック信号CLKを発生する位相クロックループ（PLL）回路
を含んでいる。本発明の実施例で使われる遅延要素21
4、216、218および220は普通のバッファゲートである。
各バッファゲートにより与えられる時間遅延の量はゲー
ト回路を通過するのに必要な信号伝搬遅延である。
遅延要素214、216、218および220の各々は、その入力
端子に供給される信号をクロック信号CLKの１周期の1/3
に公称上等しい時間量だけ遅延させる。しかしながら、
これらの遅延要素は集積回路の一部として実現されるの
で、これらの遅延要素214、216、218および220の各々に
よって与えられる時間遅延の量は−50％〜＋100％程変
化する。従って、４つの遅延要素214、216、218および2
20によって与えられる総時間遅延はクロック信号CLKの
１周期の2/3とクロック信号CLKの2 2/3周期の間にあ
る。
信号源210から供給されるクロック信号CLKは、普通の
データ型フリップフロップ222のデータ入力端子Ｄに供
給される。同様に、遅延要素214、216、218および220の
出力信号は、それぞれのデータ型フリップフロップ22
4、226、228および230の入力端子Ｄに供給される。フリ
ップフロップ222、223、226、228および230の各々は、
水平駆動信号源212から供給される信号HDRIVEによって
クロック制御される。
本発明の実施例において、信号源212は、入力複合ビ
デオ信号の水平ライン同期信号成分に位相が固定されて
おり、またＨにほぼ等しい周波数を有する信号HDRIVE
を発生する位相ロックループ回路を含んでいる。
信号HDRIVEの正方向の遷移と一致して、フリップフロ
ップ222、224、226、228および230の各々は、その入力
端子Ｄに供給される信号値をその内部状態として入れ
る。フリップフロップ222、224、226、228および230
は、それぞれの出力端子Ｑにこれらの状態値を発生し、
状態値の論理的補数値を各出力端子に発生する。
フリップフロップ222−230の出力端子Ｑおよびは、
フリップフロップに貯えられる状態値に基づいて、信号
源210から供給されるクロック信号CLKあるいは、遅延要
素214、216、218および220により発生される位相シフト
されたクロック信号の中の１つのいずれを位相整合され
た出力信号CLK′として通過させる論理回路に結合され
る。
この回路の動作を理解するためには、相互接続された
５段の一続きとして構成されるフリップフロップおよび
論理ゲートを考察することが役に立つ。各フリップフロ
ップ222、224、226、228、および230に保持される状態
値は、順次より大きな遅延を有するクロック信号CLKの
各位相のサンプルを表わす。また、フリップフロップ22
2により保持される状態値は、フリップフロップ230に保
持されるサンプルを発生した位相に対して遅延されてい
る信号CLKの位相のサンプルとして回路により使われ
る。先に述べたように、これらの全てのサンプルは信号
HDRIVEの正方向の遷移と一致して抽出される。ゲート回
路の個々の段は、どのクロック信号位相が信号HDRIVEの
正方向の遷移にほぼ一致する正方向の遷移を有している
かを決定するために、連続するクロック信号の位相のサ
ンプルを比較する。
例えば、フリップフロップ222および224の状態がそれ
ぞれ論理“1"および論理“0"の場合、駆動信号HDRIVEの
正方向の遷移と一致する正方向の遷移を有する信号CLK
の位相は、遅延要素214から発生される信号に対して時
間軸上進んでおり、また信号源210から発生される信号C
LKに対して時間軸上遅延されている。フリップフロップ
222の出力端子Ｑおよびフリップフロップ224の出力端子
は、アンドゲート242の異なる入力端子にそれぞれ結
合される。アンドゲート242は、これらの入力信号によ
って条件づけられ、アンドゲート252の１つの入力端子
に論理“1"の値を供給し、それによってアンドゲート25
2は遅延要素214から供給されるクロック信号CLKの位相
をオアゲート260に通過させる。
同様に、アンドゲート244および254は、フリップフロ
ップ224および226の状態がそれぞれ論理“1"および論理
“0"の時、遅延要素216から供給されるクロック信号の
位相をオアゲート260に通過させるように構成される。
アンドゲート246および256は、フリップフロップ226お
よび228の状態がそれぞれ論理“1"および論理“0"の
時、遅延要素218から供給される信号を通過させ、また
アンドゲート248および258は、フリップフロップ228お
よび230のそれぞれの状態が論理“1"および論理“0"の
時、遅延要素220から供給される信号を通過させる。ア
ンドゲート240の入力端子は、フリップフロップ230の出
力端子Ｑおよびフリップフロップ222の出力端子に結
合される。アンドゲート240は、フリップフロップ230お
よび222の状態がそれぞれ論理“1"および論理“0"の
時、信号源210から供給されるクロック信号CLKをオアゲ
ート260に通過させるようにアンドゲート250を条件づけ
る。
アンドゲート240および250は、遅延要素214、216、21
8および220によって与えられる総時間遅延がクロック信
号CLKの１周期の1/2より大きい限り位相整合回路が振動
出力信号を発生することを確実にする。例えば、フリッ
プフロップ222−230の状態が、クロック信号CLKの位相
の負方向の遷移を含む正方向の遷移を含まない時間間隔
にわたるとき、オアゲート260から発生されるクロック
信号CLK′は信号CLKである。アンドゲート240および250
が無ければ、第２図に示す回路は、上記の例の出力信号
CLK′として論理“0"を発生する。
第２図に示す回路についての今までの説明ではオアゲ
ート245、247、および249並びに反転回路232、234、236
および238の効果を無視してきた。これらの回路要素
は、遅延要素214、216、218および220によって与えられ
る総時間遅延がクロック信号CLKの１周期よりも大きい
時、１つのクロック位相信号だけがオアゲート260に通
されることを確実にするために位相整合回路に含まれて
いる。これらの回路要素は、選択された信号の時間遅延
よりも大きい時間遅延を有するクロック信号の遅延され
た位相が通過するのを禁止するように動作する。先に述
べたように、１つ以上のクロック位相信号をオアゲート
260に供給することは、位相同期化されたクロック信号C
LK′に望ましくない高周波信号成分を導入し、また位相
同期化されたクロック信号CLK′の衝撃係数を変えるこ
とになる。
この禁止回路は、以下に述べるように位相整合回路に
含まれる。アンドゲート242の出力端子は、反転回路234
の入力端子およびオアゲート245の一方の入力端子に結
合される。アンドゲート242が論理“1"の出力値をアン
ドゲート252に供給し、反転回路234が論理“0"の値をア
ンドゲート244の一方の入力端子に供給すると、アンド
ゲート244は、アンドゲート254が遅延要素216から供給
される信号をオアゲート260に供給することができない
ことを確実にする。また、オゲート245はアンドゲート2
44の出力端子から入力信号を受け取るように結合され
る。オアゲート245の出力端子は、反転回路236を介して
オアゲート247の一方の入力端子に接続される。アンド
ゲート242あるいはアンドゲート244のいづれかが論理
“1"の出力値を有するとき、反転回路236はアンドゲー
ト246の一方の入力端子に論理“0"の値を供給するよう
に条件づけられ、アンドゲート246が論理“1"の値をア
ンドゲート256に供給するのが防止される。オアゲート2
47のもう一方の入力端子はアンドゲート246の出力端子
に接続される。オアゲート247の出力端子は、アンドゲ
ート242、244および246のどれかが論理“1"の出力値を
有するときアンドゲート248を非作動化する反転回路238
に接続される。オアゲート247から供給される出力信号
は、オアゲート249によってアンドゲート248の出力信号
と論理的にオア化される。オアゲート249から供給され
る出力信号は、反転回路232によって反転されアンドゲ
ート240の一方の入力端子に供給される。アンドゲート2
42、244、246あるいは248のどれかが論理“1"の出力信
号を発生するとき、反転回路232から供給される信号は
アンドゲート240を非作動化する。
従って、第２図に示す回路はクロック信号CLK′を発
生するためにクロック信号CLKのただ１つの位相を使用
する。クロック信号CLKは、一連の遅延要素214−22によ
って与えられる総遅延が信号CLKの１周期よりも小さく
正方向の遷移を含まない時だけ信号CLK′としてこの回
路によって発生される。
第２図に示す回路の動作に影響を与えること無く、反
転回路234を除去したり、オアゲート249をノアゲートに
変え反転回路232を除去することが考えられる。第２図
に示す本発明の実施例では信号源210および信号源212が
別々のものとして示されているが、単一のライン固定さ
れた位相ロックループ回路から信号HDRIVEおよび信号CL
Kを発生するように合成することも考えられる。
第２図に示す回路はライン固定されたクロック信号を
有するディジタル・テレビジョン受像機に関連して説明
したが、この回路は実質的に安定した振動信号（CLK）
が基準信号（HDRIVE）に同期化されるような他の応用例
に使用することが考えられる。さらに、この回路が、例
えば、遅延要素218、フリップフロップ228、アンドゲー
ト246および256、反転回路236およびオアゲート247を所
望の倍数くり返すことにより更に多くの遅延要素および
更に多くのゲート回路段を含むように拡張することが考
えられる。
【図面の簡単な説明】
第１図は、従来技術による典型的な位相整合回路のブロ
ック図である。 第２図は、本発明を具体化する信号位相整合回路のブロ
ック図である。 210……ライン固定のクロック信号源、212……水平駆動
信号源、214、216、218、220……遅延要素、222、224、
226、228、230……データ型フリップフロップ、232、23
4、236、238……反転回路、240、242、244、246、248、
250、252、254、256、258……アンドゲート、245、24
7、249、260……オアゲート。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】振動信号と基準信号とを所定の位相関係に
    実質的に整合させる位相整合回路であって、 前記振動信号源と、 前記基準信号源と、 前記振動信号源に結合される入力端子を有し、前記振動
    信号の順次に遅延されたＭ（Ｍは１より大きい整数）個
    の位相をＭ個の各出力端子に発生する信号遅延手段であ
    って、前記振動信号の遅延された位相のうち前記振動信
    号に対して最も長い公称遅延時間を示す位相は前記振動
    信号の１周期で表わされる時間量よりも長い時間量だけ
    遅延される、前記信号遅延手段と、 前記信号遅延手段のＭ個の出力端子に結合され、前記基
    準信号に応答して、前記振動信号の各瞬時値を表わす信
    号値を貯え、且つ前記基準信号における所定の遷移と同
    時に生じる前記振動信号の順次に遅延されたＭ個の位相
    を貯える信号値蓄積手段と、 前記振動信号源および前記信号値蓄積手段に結合され、
    前記振動信号および前記基準信号と実質的に所定の位相
    関係にある前記振動信号のＭ個の遅延された信号のうち
    の１つを前記位相整合回路の出力として選択する信号ゲ
    ーティング手段と、 複数の論理回路段を含み、前記ゲーティング手段から信
    号を受け取り且つ前記ゲーティング手段に制御信号を供
    給し、前記振動信号の前記Ｍ個の遅延された信号のう
    ち、前記選択された信号よりも多く遅延されている信号
    が前記ゲーティング手段を通過するのを禁止する禁止手
    段とを含む、前記位相整合回路。
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