JPH02162834A - Pll回路 - Google Patents
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- JPH02162834A JPH02162834A JP63318825A JP31882588A JPH02162834A JP H02162834 A JPH02162834 A JP H02162834A JP 63318825 A JP63318825 A JP 63318825A JP 31882588 A JP31882588 A JP 31882588A JP H02162834 A JPH02162834 A JP H02162834A
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- circuit
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- 239000000872 buffer Substances 0.000 claims abstract description 27
- 239000003990 capacitor Substances 0.000 claims description 21
- 230000000630 rising effect Effects 0.000 claims description 12
- 230000007704 transition Effects 0.000 claims 2
- 230000010354 integration Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
PLL回路に関し、
入力クロック停止時は、積分回路の出力電圧を動作時の
電圧と同じに出来、又電源投入時は、積分回路の出力電
圧を速やかにHレベルとLレベルの中間に出来、立ち上
がりを早く出来る、PLL回路の提供を目的とし、 入力クロックは、入力クロック断の時出力をHレベルに
固定するクロックシャットダウン回路を介して位相比較
回路に入力するようにし、位相比較回路は、該入力クロ
ックの立ち上がり変化点でセットし、比較クロックのH
レベルでクリアする第1のフリップフロップと、該比較
クロックの立ち上がり変化点でセットし、該入力クロッ
クのHレベルでクリアする第2のフリップフロップと、
該第1.第2のフリッププロップの夫々の出力を、電源
投入時、所定の時間閉鎖する夫々第1、第2のゲートを
通して、出力がHレベルかハイインピーダンスとなる第
1の3ステートバッファの制御端子、出力がLレベルか
ハイインピーダンスとなる第2の3ステートバッファの
制御端子に夫々加えた構成とし、 該第1.第2の3ステートバッファ夫々の出力を、2入
力を持つ積分回路の夫々第1.第2の抵抗を通して、片
端が接地されているコンデンサの他端子に加え、該コン
デンサの両端の電圧を電圧制御発振器に加えるように構
成する。
電圧と同じに出来、又電源投入時は、積分回路の出力電
圧を速やかにHレベルとLレベルの中間に出来、立ち上
がりを早く出来る、PLL回路の提供を目的とし、 入力クロックは、入力クロック断の時出力をHレベルに
固定するクロックシャットダウン回路を介して位相比較
回路に入力するようにし、位相比較回路は、該入力クロ
ックの立ち上がり変化点でセットし、比較クロックのH
レベルでクリアする第1のフリップフロップと、該比較
クロックの立ち上がり変化点でセットし、該入力クロッ
クのHレベルでクリアする第2のフリップフロップと、
該第1.第2のフリッププロップの夫々の出力を、電源
投入時、所定の時間閉鎖する夫々第1、第2のゲートを
通して、出力がHレベルかハイインピーダンスとなる第
1の3ステートバッファの制御端子、出力がLレベルか
ハイインピーダンスとなる第2の3ステートバッファの
制御端子に夫々加えた構成とし、 該第1.第2の3ステートバッファ夫々の出力を、2入
力を持つ積分回路の夫々第1.第2の抵抗を通して、片
端が接地されているコンデンサの他端子に加え、該コン
デンサの両端の電圧を電圧制御発振器に加えるように構
成する。
本発明は、通信機器等にて、伝送路から抽出したクロッ
クの整数倍の速度のクロックを得る場合等に使用するP
LL回路の改良に関する。
クの整数倍の速度のクロックを得る場合等に使用するP
LL回路の改良に関する。
以下従来例を図を用いて説明する。
第4図は従来例のPLL回路のブロック図、第5図は第
4図の各部の波形のタイムチャートである。
4図の各部の波形のタイムチャートである。
第4図においては、第5図(A)に示す如き入力クロッ
クと、電圧制御発振器(以下■COと称す)1の出力ク
ロックをN分周器2にてN分周した、第5図(B)に示
す如き比較クロックを、位相比較回路である排他的論理
和回路(以下EX−ORと称す)30に入力しである。
クと、電圧制御発振器(以下■COと称す)1の出力ク
ロックをN分周器2にてN分周した、第5図(B)に示
す如き比較クロックを、位相比較回路である排他的論理
和回路(以下EX−ORと称す)30に入力しである。
すると、EX−OR30の出力は、第5図(C)に示す
如く、入力クロックと比較クロックのレベルが異なる時
Hレベルで、同じ時Lレベルとなるので、入力クロック
と比較クロックとの位相差が大きい時は、出力のHレベ
ルの範囲は広くなり、位相差が小さくなると出力のHレ
ベルの範囲は狭くなる。
如く、入力クロックと比較クロックのレベルが異なる時
Hレベルで、同じ時Lレベルとなるので、入力クロック
と比較クロックとの位相差が大きい時は、出力のHレベ
ルの範囲は広くなり、位相差が小さくなると出力のHレ
ベルの範囲は狭くなる。
EX−OR30の出力は、抵抗32.コンデンサ33よ
りなる1入力の積分回路31に加えられているので、出
力電圧は位相差が大きいと高くなり、小さいと低くなり
、この電圧がvcotに加えられているので、VCOI
の周波数は変化し、比較クロックの位相が入力クロック
の位相に合致するように制御され、VCOIの出力より
入力クロックに同期した速度がN倍のクロックが得られ
る。
りなる1入力の積分回路31に加えられているので、出
力電圧は位相差が大きいと高くなり、小さいと低くなり
、この電圧がvcotに加えられているので、VCOI
の周波数は変化し、比較クロックの位相が入力クロック
の位相に合致するように制御され、VCOIの出力より
入力クロックに同期した速度がN倍のクロックが得られ
る。
しかしながら、第1に、入力クロックが停止すると、E
X−OR30の出力よりは比較クロックがその侭出力さ
れるようになり、VCOIの位相が、動作状態より大き
くずれてしまう問題点がある。
X−OR30の出力よりは比較クロックがその侭出力さ
れるようになり、VCOIの位相が、動作状態より大き
くずれてしまう問題点がある。
又、第2に、電源投入時、積分回路31のコンデンサ3
3の電位は0であり、これをEX−OR30の出力にて
位相同期をする電位にするには時間がかかり立ち上がり
が遅れる問題点がある。
3の電位は0であり、これをEX−OR30の出力にて
位相同期をする電位にするには時間がかかり立ち上がり
が遅れる問題点がある。
本発明は、入力クロック停止時は、積分回路の出力電圧
を動作時の電圧と同じに出来、又電源投入時は、積分回
路の出力電圧を速やかにHレベルとLレベルの中間に出
来、立ち上がりを早く出来る、PLL回路の提供を目的
としている。
を動作時の電圧と同じに出来、又電源投入時は、積分回
路の出力電圧を速やかにHレベルとLレベルの中間に出
来、立ち上がりを早く出来る、PLL回路の提供を目的
としている。
第1図は本発明の原理ブロック図である。
入力クロックの位相と、VCOIの出力クロックをN分
周器2にてN分周した比較クロックの位相を位相比較回
路にて比較し、該位相比較回路の出力を積分回路にて積
分して該VCOIに加え、該比較クロックの位相を該入
力クロックの位相に同期させるPLL回路において、 第1図に示す如く、入力クロックは、入力クロック断の
時出力をHレベルに固定するクロックシャットダウン回
路5を介して位相比較回路3に入力するようする。
周器2にてN分周した比較クロックの位相を位相比較回
路にて比較し、該位相比較回路の出力を積分回路にて積
分して該VCOIに加え、該比較クロックの位相を該入
力クロックの位相に同期させるPLL回路において、 第1図に示す如く、入力クロックは、入力クロック断の
時出力をHレベルに固定するクロックシャットダウン回
路5を介して位相比較回路3に入力するようする。
又該位相比較回路3は、該入力クロックの立ち上がり変
化点でセットし、該比較クロックのHレベルでクリアす
る第1のフリップフロップ(以下FFと称す)6と、該
比較クロックの立ち上がり変化点でセットし、該入力ク
ロックのHレベルでクリアする第2のFF7と、該第1
.第2のFF6.7の夫々の出力を、電源投入時、所定
の時間閉鎖する夫々第1.第2のゲート8,9を通して
、出力がHレベルかハイインピーダンスとなる第1の3
ステートバッファ10の制御端子、出力がLレベルかハ
イインピーダンスとなる第2の3ステートバッファ11
の制御端子に夫々加えた構成する。
化点でセットし、該比較クロックのHレベルでクリアす
る第1のフリップフロップ(以下FFと称す)6と、該
比較クロックの立ち上がり変化点でセットし、該入力ク
ロックのHレベルでクリアする第2のFF7と、該第1
.第2のFF6.7の夫々の出力を、電源投入時、所定
の時間閉鎖する夫々第1.第2のゲート8,9を通して
、出力がHレベルかハイインピーダンスとなる第1の3
ステートバッファ10の制御端子、出力がLレベルかハ
イインピーダンスとなる第2の3ステートバッファ11
の制御端子に夫々加えた構成する。
そして、該第1.第2の3ステートバッファ10.11
夫々の出力を、2入力を持つ積分回路4の夫々第1.第
2の抵抗12.13を通して、片端が接地されているコ
ンデンサ14の他端子に加え、該コンデンサ14の両端
の電圧を該電圧制御発振器1に加えるようにする。
夫々の出力を、2入力を持つ積分回路4の夫々第1.第
2の抵抗12.13を通して、片端が接地されているコ
ンデンサ14の他端子に加え、該コンデンサ14の両端
の電圧を該電圧制御発振器1に加えるようにする。
本発明によれば、電源投入時、所定の時間比は、第1.
第2のゲート8.9は閉鎖され出力はLレベルとなり、
第1.第2の3ステートバッファ10.11の出力は、
夫々Hレベル、Lレベルとなるので、積分回路4のコン
デンサ14の両端の電圧は速やかにHレベルとLレベル
の中間の電圧に保たれる。
第2のゲート8.9は閉鎖され出力はLレベルとなり、
第1.第2の3ステートバッファ10.11の出力は、
夫々Hレベル、Lレベルとなるので、積分回路4のコン
デンサ14の両端の電圧は速やかにHレベルとLレベル
の中間の電圧に保たれる。
所定の時間が過ぎると、第1.第2のゲート8゜9は開
き、第1.第2のFF6,7の出力が3ステートバッフ
ァ10.11の制御端子に入力するようになり、位相同
期の動作を開始するが、積分回路4のコンデンサ14の
両端の電圧がHレベルとLレベルの中間の電圧になって
いる点よりスタートするので立ち上がりは早くなる。
き、第1.第2のFF6,7の出力が3ステートバッフ
ァ10.11の制御端子に入力するようになり、位相同
期の動作を開始するが、積分回路4のコンデンサ14の
両端の電圧がHレベルとLレベルの中間の電圧になって
いる点よりスタートするので立ち上がりは早くなる。
次に、位相同期の動作について説明する。
第1のFF6は、入力クロックの立ち上がり変化点でセ
ットされ、比較クロックのHレベルでクリアされ、第2
のFF7は、比較クロックの立ち上がり変化点でセット
され、入力クロックのHレベルでクリアされるので、該
比較クロックよす入力クロックの位相が進んでいる時は
、FF6の出力は進み度合に応じてLレベルとなり、一
方FF7の出力はHレベルとなる。
ットされ、比較クロックのHレベルでクリアされ、第2
のFF7は、比較クロックの立ち上がり変化点でセット
され、入力クロックのHレベルでクリアされるので、該
比較クロックよす入力クロックの位相が進んでいる時は
、FF6の出力は進み度合に応じてLレベルとなり、一
方FF7の出力はHレベルとなる。
又該比較クロックより入力クロックの位相が遅れている
時は、FF7の出力は遅れ度合に応じてLレベルとなり
、一方FF6の出力はHレベルとなる。
時は、FF7の出力は遅れ度合に応じてLレベルとなり
、一方FF6の出力はHレベルとなる。
従って、入力クロックの位相が進んでいる時は、3ステ
ートバッファ10の出力は、FF6の出力がLレベルの
間Hレベルとなり、3ステートバッファ11の出力はハ
イインピーダンスとなり、第1の抵抗12を介して、積
分回路4のコンデンサI4を充電して電位を高くする。
ートバッファ10の出力は、FF6の出力がLレベルの
間Hレベルとなり、3ステートバッファ11の出力はハ
イインピーダンスとなり、第1の抵抗12を介して、積
分回路4のコンデンサI4を充電して電位を高くする。
入力クロックの位相が遅れている時は、3ステートバッ
ファ11の出力は、FF7の出力がLレベルの間Lレベ
ルとなり、3ステートバッファ10の出力はハイインピ
ーダンスとなり、第2の抵抗13を介して、積分回路4
のコンデンサ14を放電して電位を低くする。
ファ11の出力は、FF7の出力がLレベルの間Lレベ
ルとなり、3ステートバッファ10の出力はハイインピ
ーダンスとなり、第2の抵抗13を介して、積分回路4
のコンデンサ14を放電して電位を低くする。
このような動作をして積分回路4のコンデンサ14の両
端の電圧がVCOlに加えられて、比較クロックの位相
を入力クロックに同期するようにする。
端の電圧がVCOlに加えられて、比較クロックの位相
を入力クロックに同期するようにする。
入力クロックが停止すると、クロックシャットダウン回
路5により入力クロックの入力はHレベルに固定される
。
路5により入力クロックの入力はHレベルに固定される
。
すると、第1.第2のFF6,7の出力はHレベルに固
定され、このHレベルはゲート8.9を介して3ステー
トバッファ10.11の制御211端子に入力し、夫々
の出力をハイインピーダンスとする。
定され、このHレベルはゲート8.9を介して3ステー
トバッファ10.11の制御211端子に入力し、夫々
の出力をハイインピーダンスとする。
従って、積分回路4の出力電圧は、入力クロック停止前
の侭で、VCO1の出力クロックの位相は、入力クロッ
クが停止しても変化しない。
の侭で、VCO1の出力クロックの位相は、入力クロッ
クが停止しても変化しない。
以下本発明の1実施例に付き図に従って説明する。
第2図は本発明の実施例のPLL回路のブロック図、第
3図は第2図の各部の波形のタイムチャートである。
3図は第2図の各部の波形のタイムチャートである。
第2図においては電源電圧は5■としてあり、電源が投
入されると、パワーオンリセット回路17のコンデンサ
19は、抵抗18を介して5vにて充電され闇値である
2、5■を越えるとLレベルよりHレベルに変化する。
入されると、パワーオンリセット回路17のコンデンサ
19は、抵抗18を介して5vにて充電され闇値である
2、5■を越えるとLレベルよりHレベルに変化する。
この電源投入よりHレベルに変化する迄の時間は、通信
機器の他の機器が正常な動作を開始する時間であり、P
LL回路の正常な動作開始もこれに合わした方がよいの
で、この間に、以下に説明するようにして、積分回路4
のコンデンサ14の電圧を2.5■にしている。
機器の他の機器が正常な動作を開始する時間であり、P
LL回路の正常な動作開始もこれに合わした方がよいの
で、この間に、以下に説明するようにして、積分回路4
のコンデンサ14の電圧を2.5■にしている。
アンド回路8.9はパワーオンリセット回路17の出力
がLレベルの間は閉鎖されており、出力はLレベルであ
るので、3ステートバッファ10゜11の出力は、夫々
上レベル(5V)、Lレベル(0■)となるので、積分
回路4のコンデンサ14の両端の電圧は速やかに中間の
電圧2..5Vに保たれるようになる。
がLレベルの間は閉鎖されており、出力はLレベルであ
るので、3ステートバッファ10゜11の出力は、夫々
上レベル(5V)、Lレベル(0■)となるので、積分
回路4のコンデンサ14の両端の電圧は速やかに中間の
電圧2..5Vに保たれるようになる。
次に、パワーオンリセット回路17の出力がHレベルと
なると、アンド回路8.9は開かれ、FF6,7の出力
が3ステートバッファ10.11の制御端子に入力する
ようになり、PLL回路としての動作が始まるが、積分
回路4のコンデンサ14の電圧は中間の電圧の2.5■
になっており、ごこよりスタートするので、位相同期動
作の立ち上がりは早くなる。
なると、アンド回路8.9は開かれ、FF6,7の出力
が3ステートバッファ10.11の制御端子に入力する
ようになり、PLL回路としての動作が始まるが、積分
回路4のコンデンサ14の電圧は中間の電圧の2.5■
になっており、ごこよりスタートするので、位相同期動
作の立ち上がりは早くなる。
次に、通常の状態になった場合の動作を説明する。
第3図(A)(B)(C)に示す入力クロックは、クロ
ックシャットダウン回路5のオア回路16を介してFF
6のクロックとして入力すると共にノット回路21を介
してFF7のLレベルでクリアするクリア端子に入力す
る。
ックシャットダウン回路5のオア回路16を介してFF
6のクロックとして入力すると共にノット回路21を介
してFF7のLレベルでクリアするクリア端子に入力す
る。
一方、VCOIの出力クロックをN分周器2にてN分周
した第3図(D)に示す比較クロックはFF7のクロッ
クとして入力すると共にノット回路20を介してFF6
のLレベルでクリアするクリア端子に入力する。
した第3図(D)に示す比較クロックはFF7のクロッ
クとして入力すると共にノット回路20を介してFF6
のLレベルでクリアするクリア端子に入力する。
令弟3図(A)に示す如く入力クロックが進んでいる場
合は、FF6の出力Qは、第3図(A)のFF6の出力
Qに示す如(、入力クロックの立ち上がりでHレベルと
なり、ノット回路20にて反転されることにより比較ク
ロックのHレベルでクリアされる。
合は、FF6の出力Qは、第3図(A)のFF6の出力
Qに示す如(、入力クロックの立ち上がりでHレベルと
なり、ノット回路20にて反転されることにより比較ク
ロックのHレベルでクリアされる。
一方、FF7の出力Qは、第3図(A)のFF7の出力
Qに示す如く、ノット回路21にて反転されることによ
り入力クロックのHレベルでクリアされ、比較クロック
の立ち上がりで叩いてもLレベルであり、Lレベルの侭
となる。
Qに示す如く、ノット回路21にて反転されることによ
り入力クロックのHレベルでクリアされ、比較クロック
の立ち上がりで叩いてもLレベルであり、Lレベルの侭
となる。
このFF6の出力QのHレベルの幅は、入力クロックが
進んでいる程広くなる。
進んでいる程広くなる。
二〇FF6の出力Q、FF7の出力Qの反転されたもの
をFF6,7の反転出力*Qより取り出しアンド回路8
.9を介して3ステートバッファ10.11の制御端子
に加える。
をFF6,7の反転出力*Qより取り出しアンド回路8
.9を介して3ステートバッファ10.11の制御端子
に加える。
すると、3ステートバッファ11の出力はハイインピー
ダンスとなり、3ステートバッファ10よりは、第3図
(A)のFF6の出力QのHレベルの幅の間5Vが抵抗
12を介してコンデンサ14に加えられて充電され、こ
の充電された電圧がVCOIに加えられ、コンデンサ1
4の電圧に応じて比較クロックの位相を進ませる制JB
lが行われる。
ダンスとなり、3ステートバッファ10よりは、第3図
(A)のFF6の出力QのHレベルの幅の間5Vが抵抗
12を介してコンデンサ14に加えられて充電され、こ
の充電された電圧がVCOIに加えられ、コンデンサ1
4の電圧に応じて比較クロックの位相を進ませる制JB
lが行われる。
第3図(B)に示す如く、入力クロックが遅れている場
合は、FF7の出力Qは、第3図(B)のFF7の出力
Qに示す如く、比較クロックの立ち上がりでHレベルと
なり、ノット回路21にて反転されることにより入力ク
ロックのHレベルでクリアされる。
合は、FF7の出力Qは、第3図(B)のFF7の出力
Qに示す如く、比較クロックの立ち上がりでHレベルと
なり、ノット回路21にて反転されることにより入力ク
ロックのHレベルでクリアされる。
一方、FF6の出力Qは、第3図(B)のFF6の出力
Qに示す如く、ノット回路20にて反転されることによ
り比較クロックのHレベルでクリ了され、入力クロック
の立ち上がりで叩いてもLレベルであり、Lレベルの侭
となる。
Qに示す如く、ノット回路20にて反転されることによ
り比較クロックのHレベルでクリ了され、入力クロック
の立ち上がりで叩いてもLレベルであり、Lレベルの侭
となる。
このFF7の出力QのHレベルの幅は、入力クロックが
遅れている程広くなる。
遅れている程広くなる。
このFF6の出力Q、FF7の出力Qの反転されたもの
をFF6,7の反転出力*Qより取り出しアンド回路8
,9を介して3ステートバッファ10.11の制御端子
に加える。
をFF6,7の反転出力*Qより取り出しアンド回路8
,9を介して3ステートバッファ10.11の制御端子
に加える。
すると、3ステートバッファ10の出力はハイインピー
ダンスとなり、3ステートバッファ11よりは、第3図
(B)のFF7の出力QのHレベルの幅の間、アースが
抵抗13を介してコンデンサ14に加えられて放電され
、この放電された電圧がVCOIに加えられ、コンデン
サ14の電圧に応じて比較クロックの位相を遅らせる制
御が行われる。
ダンスとなり、3ステートバッファ11よりは、第3図
(B)のFF7の出力QのHレベルの幅の間、アースが
抵抗13を介してコンデンサ14に加えられて放電され
、この放電された電圧がVCOIに加えられ、コンデン
サ14の電圧に応じて比較クロックの位相を遅らせる制
御が行われる。
第3図(C)に示す如く、比較クロックと入力クロック
の位相が合致すると、FF6の出力Q。
の位相が合致すると、FF6の出力Q。
FF7の出力Qは第3図(C)のFF6の出力Q。
FF7の出力Qに示す如く、共にLレベルの侭となり、
反転出力*Qの出力は共にHレベルの侭となり、3ステ
ートバッファ10.11の出力は、ハイインピーダンス
となり、積分回路4の電圧は変化せずその侭で、VCO
1の状態もその侭である。
反転出力*Qの出力は共にHレベルの侭となり、3ステ
ートバッファ10.11の出力は、ハイインピーダンス
となり、積分回路4の電圧は変化せずその侭で、VCO
1の状態もその侭である。
このようにして、比較クロックの位相を入力クロックの
位相に同期するようにする。
位相に同期するようにする。
入力クロックが停止すると、クロックシャットダウン回
路5のクロック断検出回路15はこれを検出してHレベ
ルを出力し、オア回路16を介して入力クロックの入力
をHレベルに固定する。
路5のクロック断検出回路15はこれを検出してHレベ
ルを出力し、オア回路16を介して入力クロックの入力
をHレベルに固定する。
すると、FF7は、このHレベルがノット回路21にて
反転されることによりクリアされ、又FF6は、比較ク
ロックのHレベルがノット回路20にて反転されること
によりクリアされ、反転出力*Qは共にHレベルとなり
、3ステートバッファ10.11の出力は共にハイイン
ピーダンスとなり、積分回路4の電圧は変化せず、vc
oiの出力クロックは入力クロックが停止する前の状態
の侭となる。
反転されることによりクリアされ、又FF6は、比較ク
ロックのHレベルがノット回路20にて反転されること
によりクリアされ、反転出力*Qは共にHレベルとなり
、3ステートバッファ10.11の出力は共にハイイン
ピーダンスとなり、積分回路4の電圧は変化せず、vc
oiの出力クロックは入力クロックが停止する前の状態
の侭となる。
以上詳細に説明せる如く本発明によれば、入力クロック
停止時、出力クロックを停止前の状態に保ことが出来、
又電源投入時、■coの立ち上がりを早くすることが出
来、他の通信機器と動作開始を合わせることが出来る効
果がある。
停止時、出力クロックを停止前の状態に保ことが出来、
又電源投入時、■coの立ち上がりを早くすることが出
来、他の通信機器と動作開始を合わせることが出来る効
果がある。
第1図は本発明の原理ブロック図、
第2図は本発明の実施例のPLL回路のブロック図、
第3図は第2図の各部の波形のタイムチャート、第4図
は従来例のPLL回路のブロック図、第5図は第4図の
各部の波形のタイムチャートである。 図において、 1は電圧制御発振器、 2はN分周器、 3は位相比較回路、 4.31は積分回路、 5はクロックシャットダウン回路、 6.7はフリップフロップ、 8.9はゲート、アンド回路、 10.11は3ステートバッファ、 12.13.18.32は抵抗、 14.19.33はコンデンサ、 15はクロック断検出回路、 16はオア回路、 17はパワーオンリセット回路、 20.21はノット回路、 30は排他的論理和回路を示す。
は従来例のPLL回路のブロック図、第5図は第4図の
各部の波形のタイムチャートである。 図において、 1は電圧制御発振器、 2はN分周器、 3は位相比較回路、 4.31は積分回路、 5はクロックシャットダウン回路、 6.7はフリップフロップ、 8.9はゲート、アンド回路、 10.11は3ステートバッファ、 12.13.18.32は抵抗、 14.19.33はコンデンサ、 15はクロック断検出回路、 16はオア回路、 17はパワーオンリセット回路、 20.21はノット回路、 30は排他的論理和回路を示す。
Claims (1)
- 【特許請求の範囲】 入力クロックの位相と、電圧制御発振器(1)の出力ク
ロックをN分周器(2)にてN分周した比較クロックの
位相を位相比較回路にて比較し、該位相比較回路の出力
を積分回路にて積分して該電圧制御発振器(1)に加え
、該比較クロックの位相を該入力クロックの位相に同期
させるPLL回路において、 入力クロックは、入力クロック断時出力をHレベルに固
定するクロックシヤットダウン回路(5)を介して位相
比較回路(3)に入力するようにし、該位相比較回路(
3)は、該入力クロックの立ち上がり変化点でセットし
、該比較クロックのHレベルでクリアする第1のフリッ
プフロップ(6)と、該比較クロックの立ち上がり変化
点でセットし、該入力クロックのHレベルでクリアする
第2のフリップフロップ(7)と、該第1、第2のフリ
ップフロップ(6、7)の夫々の出力を、電源投入時、
所定の時間閉鎖する夫々第1、第2のゲート(8、9)
を通して、出力がHレベルかハイインピーダンスとなる
第1の3ステートバッファ(10)の制御端子、出力が
Lレベルかハイインピーダンスとなる第2の3ステート
バッファ(11)の制御端子に夫々加えた構成とし、該
第1、第2の3ステートバッファ(10、11)夫々の
出力を、2入力を持つ積分回路(4)の夫々第1、第2
の抵抗(12、13)を通して、片端が接地されている
コンデンサ(14)の他端子に加え、該コンデンサ(1
4)の両端の電圧を該電圧制御発振器(1)に加えるよ
うにしたことを特徴とするPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63318825A JPH02162834A (ja) | 1988-12-15 | 1988-12-15 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63318825A JPH02162834A (ja) | 1988-12-15 | 1988-12-15 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02162834A true JPH02162834A (ja) | 1990-06-22 |
Family
ID=18103376
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63318825A Pending JPH02162834A (ja) | 1988-12-15 | 1988-12-15 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02162834A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999052215A1 (fr) * | 1998-03-31 | 1999-10-14 | Fujitsu General Limited | Boucle a phase asservie |
US6628739B1 (en) | 1998-12-28 | 2003-09-30 | Nec Corporation | Digital phase lock loop circuit |
-
1988
- 1988-12-15 JP JP63318825A patent/JPH02162834A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999052215A1 (fr) * | 1998-03-31 | 1999-10-14 | Fujitsu General Limited | Boucle a phase asservie |
US6628739B1 (en) | 1998-12-28 | 2003-09-30 | Nec Corporation | Digital phase lock loop circuit |
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