JPH02162834A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH02162834A JPH02162834A JP63318825A JP31882588A JPH02162834A JP H02162834 A JPH02162834 A JP H02162834A JP 63318825 A JP63318825 A JP 63318825A JP 31882588 A JP31882588 A JP 31882588A JP H02162834 A JPH02162834 A JP H02162834A
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- 239000000872 buffer Substances 0.000 claims abstract description 27
- 239000003990 capacitor Substances 0.000 claims description 21
- 230000000630 rising effect Effects 0.000 claims description 12
- 230000007704 transition Effects 0.000 claims 2
- 230000010354 integration Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＰＬＬ回路に関し、
入力クロック停止時は、積分回路の出力電圧を動作時の
電圧と同じに出来、又電源投入時は、積分回路の出力電
圧を速やかにＨレベルとＬレベルの中間に出来、立ち上
がりを早く出来る、ＰＬＬ回路の提供を目的とし、 入力クロックは、入力クロック断の時出力をＨレベルに
固定するクロックシャットダウン回路を介して位相比較
回路に入力するようにし、位相比較回路は、該入力クロ
ックの立ち上がり変化点でセットし、比較クロックのＨ
レベルでクリアする第１のフリップフロップと、該比較
クロックの立ち上がり変化点でセットし、該入力クロッ
クのＨレベルでクリアする第２のフリップフロップと、
該第１．第２のフリッププロップの夫々の出力を、電源
投入時、所定の時間閉鎖する夫々第１、第２のゲートを
通して、出力がＨレベルかハイインピーダンスとなる第
１の３ステートバッファの制御端子、出力がＬレベルか
ハイインピーダンスとなる第２の３ステートバッファの
制御端子に夫々加えた構成とし、 該第１．第２の３ステートバッファ夫々の出力を、２入
力を持つ積分回路の夫々第１．第２の抵抗を通して、片
端が接地されているコンデンサの他端子に加え、該コン
デンサの両端の電圧を電圧制御発振器に加えるように構
成する。
電圧と同じに出来、又電源投入時は、積分回路の出力電
圧を速やかにＨレベルとＬレベルの中間に出来、立ち上
がりを早く出来る、ＰＬＬ回路の提供を目的とし、 入力クロックは、入力クロック断の時出力をＨレベルに
固定するクロックシャットダウン回路を介して位相比較
回路に入力するようにし、位相比較回路は、該入力クロ
ックの立ち上がり変化点でセットし、比較クロックのＨ
レベルでクリアする第１のフリップフロップと、該比較
クロックの立ち上がり変化点でセットし、該入力クロッ
クのＨレベルでクリアする第２のフリップフロップと、
該第１．第２のフリッププロップの夫々の出力を、電源
投入時、所定の時間閉鎖する夫々第１、第２のゲートを
通して、出力がＨレベルかハイインピーダンスとなる第
１の３ステートバッファの制御端子、出力がＬレベルか
ハイインピーダンスとなる第２の３ステートバッファの
制御端子に夫々加えた構成とし、 該第１．第２の３ステートバッファ夫々の出力を、２入
力を持つ積分回路の夫々第１．第２の抵抗を通して、片
端が接地されているコンデンサの他端子に加え、該コン
デンサの両端の電圧を電圧制御発振器に加えるように構
成する。
本発明は、通信機器等にて、伝送路から抽出したクロッ
クの整数倍の速度のクロックを得る場合等に使用するＰ
ＬＬ回路の改良に関する。
クの整数倍の速度のクロックを得る場合等に使用するＰ
ＬＬ回路の改良に関する。
以下従来例を図を用いて説明する。
第４図は従来例のＰＬＬ回路のブロック図、第５図は第
４図の各部の波形のタイムチャートである。
４図の各部の波形のタイムチャートである。
第４図においては、第５図（Ａ）に示す如き入力クロッ
クと、電圧制御発振器（以下■ＣＯと称す）１の出力ク
ロックをＮ分周器２にてＮ分周した、第５図（Ｂ）に示
す如き比較クロックを、位相比較回路である排他的論理
和回路（以下ＥＸ−ＯＲと称す）３０に入力しである。
クと、電圧制御発振器（以下■ＣＯと称す）１の出力ク
ロックをＮ分周器２にてＮ分周した、第５図（Ｂ）に示
す如き比較クロックを、位相比較回路である排他的論理
和回路（以下ＥＸ−ＯＲと称す）３０に入力しである。
すると、ＥＸ−ＯＲ３０の出力は、第５図（Ｃ）に示す
如く、入力クロックと比較クロックのレベルが異なる時
Ｈレベルで、同じ時Ｌレベルとなるので、入力クロック
と比較クロックとの位相差が大きい時は、出力のＨレベ
ルの範囲は広くなり、位相差が小さくなると出力のＨレ
ベルの範囲は狭くなる。
如く、入力クロックと比較クロックのレベルが異なる時
Ｈレベルで、同じ時Ｌレベルとなるので、入力クロック
と比較クロックとの位相差が大きい時は、出力のＨレベ
ルの範囲は広くなり、位相差が小さくなると出力のＨレ
ベルの範囲は狭くなる。
ＥＸ−ＯＲ３０の出力は、抵抗３２．コンデンサ３３よ
りなる１入力の積分回路３１に加えられているので、出
力電圧は位相差が大きいと高くなり、小さいと低くなり
、この電圧がｖｃｏｔに加えられているので、ＶＣＯＩ
の周波数は変化し、比較クロックの位相が入力クロック
の位相に合致するように制御され、ＶＣＯＩの出力より
入力クロックに同期した速度がＮ倍のクロックが得られ
る。
りなる１入力の積分回路３１に加えられているので、出
力電圧は位相差が大きいと高くなり、小さいと低くなり
、この電圧がｖｃｏｔに加えられているので、ＶＣＯＩ
の周波数は変化し、比較クロックの位相が入力クロック
の位相に合致するように制御され、ＶＣＯＩの出力より
入力クロックに同期した速度がＮ倍のクロックが得られ
る。
しかしながら、第１に、入力クロックが停止すると、Ｅ
Ｘ−ＯＲ３０の出力よりは比較クロックがその侭出力さ
れるようになり、ＶＣＯＩの位相が、動作状態より大き
くずれてしまう問題点がある。
Ｘ−ＯＲ３０の出力よりは比較クロックがその侭出力さ
れるようになり、ＶＣＯＩの位相が、動作状態より大き
くずれてしまう問題点がある。
又、第２に、電源投入時、積分回路３１のコンデンサ３
３の電位は０であり、これをＥＸ−ＯＲ３０の出力にて
位相同期をする電位にするには時間がかかり立ち上がり
が遅れる問題点がある。
３の電位は０であり、これをＥＸ−ＯＲ３０の出力にて
位相同期をする電位にするには時間がかかり立ち上がり
が遅れる問題点がある。
本発明は、入力クロック停止時は、積分回路の出力電圧
を動作時の電圧と同じに出来、又電源投入時は、積分回
路の出力電圧を速やかにＨレベルとＬレベルの中間に出
来、立ち上がりを早く出来る、ＰＬＬ回路の提供を目的
としている。
を動作時の電圧と同じに出来、又電源投入時は、積分回
路の出力電圧を速やかにＨレベルとＬレベルの中間に出
来、立ち上がりを早く出来る、ＰＬＬ回路の提供を目的
としている。
第１図は本発明の原理ブロック図である。
入力クロックの位相と、ＶＣＯＩの出力クロックをＮ分
周器２にてＮ分周した比較クロックの位相を位相比較回
路にて比較し、該位相比較回路の出力を積分回路にて積
分して該ＶＣＯＩに加え、該比較クロックの位相を該入
力クロックの位相に同期させるＰＬＬ回路において、 第１図に示す如く、入力クロックは、入力クロック断の
時出力をＨレベルに固定するクロックシャットダウン回
路５を介して位相比較回路３に入力するようする。
周器２にてＮ分周した比較クロックの位相を位相比較回
路にて比較し、該位相比較回路の出力を積分回路にて積
分して該ＶＣＯＩに加え、該比較クロックの位相を該入
力クロックの位相に同期させるＰＬＬ回路において、 第１図に示す如く、入力クロックは、入力クロック断の
時出力をＨレベルに固定するクロックシャットダウン回
路５を介して位相比較回路３に入力するようする。
又該位相比較回路３は、該入力クロックの立ち上がり変
化点でセットし、該比較クロックのＨレベルでクリアす
る第１のフリップフロップ（以下ＦＦと称す）６と、該
比較クロックの立ち上がり変化点でセットし、該入力ク
ロックのＨレベルでクリアする第２のＦＦ７と、該第１
．第２のＦＦ６．７の夫々の出力を、電源投入時、所定
の時間閉鎖する夫々第１．第２のゲート８，９を通して
、出力がＨレベルかハイインピーダンスとなる第１の３
ステートバッファ１０の制御端子、出力がＬレベルかハ
イインピーダンスとなる第２の３ステートバッファ１１
の制御端子に夫々加えた構成する。
化点でセットし、該比較クロックのＨレベルでクリアす
る第１のフリップフロップ（以下ＦＦと称す）６と、該
比較クロックの立ち上がり変化点でセットし、該入力ク
ロックのＨレベルでクリアする第２のＦＦ７と、該第１
．第２のＦＦ６．７の夫々の出力を、電源投入時、所定
の時間閉鎖する夫々第１．第２のゲート８，９を通して
、出力がＨレベルかハイインピーダンスとなる第１の３
ステートバッファ１０の制御端子、出力がＬレベルかハ
イインピーダンスとなる第２の３ステートバッファ１１
の制御端子に夫々加えた構成する。
そして、該第１．第２の３ステートバッファ１０．１１
夫々の出力を、２入力を持つ積分回路４の夫々第１．第
２の抵抗１２．１３を通して、片端が接地されているコ
ンデンサ１４の他端子に加え、該コンデンサ１４の両端
の電圧を該電圧制御発振器１に加えるようにする。
夫々の出力を、２入力を持つ積分回路４の夫々第１．第
２の抵抗１２．１３を通して、片端が接地されているコ
ンデンサ１４の他端子に加え、該コンデンサ１４の両端
の電圧を該電圧制御発振器１に加えるようにする。
本発明によれば、電源投入時、所定の時間比は、第１．
第２のゲート８．９は閉鎖され出力はＬレベルとなり、
第１．第２の３ステートバッファ１０．１１の出力は、
夫々Ｈレベル、Ｌレベルとなるので、積分回路４のコン
デンサ１４の両端の電圧は速やかにＨレベルとＬレベル
の中間の電圧に保たれる。
第２のゲート８．９は閉鎖され出力はＬレベルとなり、
第１．第２の３ステートバッファ１０．１１の出力は、
夫々Ｈレベル、Ｌレベルとなるので、積分回路４のコン
デンサ１４の両端の電圧は速やかにＨレベルとＬレベル
の中間の電圧に保たれる。
所定の時間が過ぎると、第１．第２のゲート８゜９は開
き、第１．第２のＦＦ６，７の出力が３ステートバッフ
ァ１０．１１の制御端子に入力するようになり、位相同
期の動作を開始するが、積分回路４のコンデンサ１４の
両端の電圧がＨレベルとＬレベルの中間の電圧になって
いる点よりスタートするので立ち上がりは早くなる。
き、第１．第２のＦＦ６，７の出力が３ステートバッフ
ァ１０．１１の制御端子に入力するようになり、位相同
期の動作を開始するが、積分回路４のコンデンサ１４の
両端の電圧がＨレベルとＬレベルの中間の電圧になって
いる点よりスタートするので立ち上がりは早くなる。
次に、位相同期の動作について説明する。
第１のＦＦ６は、入力クロックの立ち上がり変化点でセ
ットされ、比較クロックのＨレベルでクリアされ、第２
のＦＦ７は、比較クロックの立ち上がり変化点でセット
され、入力クロックのＨレベルでクリアされるので、該
比較クロックよす入力クロックの位相が進んでいる時は
、ＦＦ６の出力は進み度合に応じてＬレベルとなり、一
方ＦＦ７の出力はＨレベルとなる。
ットされ、比較クロックのＨレベルでクリアされ、第２
のＦＦ７は、比較クロックの立ち上がり変化点でセット
され、入力クロックのＨレベルでクリアされるので、該
比較クロックよす入力クロックの位相が進んでいる時は
、ＦＦ６の出力は進み度合に応じてＬレベルとなり、一
方ＦＦ７の出力はＨレベルとなる。
又該比較クロックより入力クロックの位相が遅れている
時は、ＦＦ７の出力は遅れ度合に応じてＬレベルとなり
、一方ＦＦ６の出力はＨレベルとなる。
時は、ＦＦ７の出力は遅れ度合に応じてＬレベルとなり
、一方ＦＦ６の出力はＨレベルとなる。
従って、入力クロックの位相が進んでいる時は、３ステ
ートバッファ１０の出力は、ＦＦ６の出力がＬレベルの
間Ｈレベルとなり、３ステートバッファ１１の出力はハ
イインピーダンスとなり、第１の抵抗１２を介して、積
分回路４のコンデンサＩ４を充電して電位を高くする。
ートバッファ１０の出力は、ＦＦ６の出力がＬレベルの
間Ｈレベルとなり、３ステートバッファ１１の出力はハ
イインピーダンスとなり、第１の抵抗１２を介して、積
分回路４のコンデンサＩ４を充電して電位を高くする。
入力クロックの位相が遅れている時は、３ステートバッ
ファ１１の出力は、ＦＦ７の出力がＬレベルの間Ｌレベ
ルとなり、３ステートバッファ１０の出力はハイインピ
ーダンスとなり、第２の抵抗１３を介して、積分回路４
のコンデンサ１４を放電して電位を低くする。
ファ１１の出力は、ＦＦ７の出力がＬレベルの間Ｌレベ
ルとなり、３ステートバッファ１０の出力はハイインピ
ーダンスとなり、第２の抵抗１３を介して、積分回路４
のコンデンサ１４を放電して電位を低くする。
このような動作をして積分回路４のコンデンサ１４の両
端の電圧がＶＣＯｌに加えられて、比較クロックの位相
を入力クロックに同期するようにする。
端の電圧がＶＣＯｌに加えられて、比較クロックの位相
を入力クロックに同期するようにする。
入力クロックが停止すると、クロックシャットダウン回
路５により入力クロックの入力はＨレベルに固定される
。
路５により入力クロックの入力はＨレベルに固定される
。
すると、第１．第２のＦＦ６，７の出力はＨレベルに固
定され、このＨレベルはゲート８．９を介して３ステー
トバッファ１０．１１の制御２１１端子に入力し、夫々
の出力をハイインピーダンスとする。
定され、このＨレベルはゲート８．９を介して３ステー
トバッファ１０．１１の制御２１１端子に入力し、夫々
の出力をハイインピーダンスとする。
従って、積分回路４の出力電圧は、入力クロック停止前
の侭で、ＶＣＯ１の出力クロックの位相は、入力クロッ
クが停止しても変化しない。
の侭で、ＶＣＯ１の出力クロックの位相は、入力クロッ
クが停止しても変化しない。
以下本発明の１実施例に付き図に従って説明する。
第２図は本発明の実施例のＰＬＬ回路のブロック図、第
３図は第２図の各部の波形のタイムチャートである。
３図は第２図の各部の波形のタイムチャートである。
第２図においては電源電圧は５■としてあり、電源が投
入されると、パワーオンリセット回路１７のコンデンサ
１９は、抵抗１８を介して５ｖにて充電され闇値である
２、５■を越えるとＬレベルよりＨレベルに変化する。
入されると、パワーオンリセット回路１７のコンデンサ
１９は、抵抗１８を介して５ｖにて充電され闇値である
２、５■を越えるとＬレベルよりＨレベルに変化する。
この電源投入よりＨレベルに変化する迄の時間は、通信
機器の他の機器が正常な動作を開始する時間であり、Ｐ
ＬＬ回路の正常な動作開始もこれに合わした方がよいの
で、この間に、以下に説明するようにして、積分回路４
のコンデンサ１４の電圧を２．５■にしている。
機器の他の機器が正常な動作を開始する時間であり、Ｐ
ＬＬ回路の正常な動作開始もこれに合わした方がよいの
で、この間に、以下に説明するようにして、積分回路４
のコンデンサ１４の電圧を２．５■にしている。
アンド回路８．９はパワーオンリセット回路１７の出力
がＬレベルの間は閉鎖されており、出力はＬレベルであ
るので、３ステートバッファ１０゜１１の出力は、夫々
上レベル（５Ｖ）、Ｌレベル（０■）となるので、積分
回路４のコンデンサ１４の両端の電圧は速やかに中間の
電圧２．．５Ｖに保たれるようになる。
がＬレベルの間は閉鎖されており、出力はＬレベルであ
るので、３ステートバッファ１０゜１１の出力は、夫々
上レベル（５Ｖ）、Ｌレベル（０■）となるので、積分
回路４のコンデンサ１４の両端の電圧は速やかに中間の
電圧２．．５Ｖに保たれるようになる。
次に、パワーオンリセット回路１７の出力がＨレベルと
なると、アンド回路８．９は開かれ、ＦＦ６，７の出力
が３ステートバッファ１０．１１の制御端子に入力する
ようになり、ＰＬＬ回路としての動作が始まるが、積分
回路４のコンデンサ１４の電圧は中間の電圧の２．５■
になっており、ごこよりスタートするので、位相同期動
作の立ち上がりは早くなる。
なると、アンド回路８．９は開かれ、ＦＦ６，７の出力
が３ステートバッファ１０．１１の制御端子に入力する
ようになり、ＰＬＬ回路としての動作が始まるが、積分
回路４のコンデンサ１４の電圧は中間の電圧の２．５■
になっており、ごこよりスタートするので、位相同期動
作の立ち上がりは早くなる。
次に、通常の状態になった場合の動作を説明する。
第３図（Ａ）（Ｂ）（Ｃ）に示す入力クロックは、クロ
ックシャットダウン回路５のオア回路１６を介してＦＦ
６のクロックとして入力すると共にノット回路２１を介
してＦＦ７のＬレベルでクリアするクリア端子に入力す
る。
ックシャットダウン回路５のオア回路１６を介してＦＦ
６のクロックとして入力すると共にノット回路２１を介
してＦＦ７のＬレベルでクリアするクリア端子に入力す
る。
一方、ＶＣＯＩの出力クロックをＮ分周器２にてＮ分周
した第３図（Ｄ）に示す比較クロックはＦＦ７のクロッ
クとして入力すると共にノット回路２０を介してＦＦ６
のＬレベルでクリアするクリア端子に入力する。
した第３図（Ｄ）に示す比較クロックはＦＦ７のクロッ
クとして入力すると共にノット回路２０を介してＦＦ６
のＬレベルでクリアするクリア端子に入力する。
令弟３図（Ａ）に示す如く入力クロックが進んでいる場
合は、ＦＦ６の出力Ｑは、第３図（Ａ）のＦＦ６の出力
Ｑに示す如（、入力クロックの立ち上がりでＨレベルと
なり、ノット回路２０にて反転されることにより比較ク
ロックのＨレベルでクリアされる。
合は、ＦＦ６の出力Ｑは、第３図（Ａ）のＦＦ６の出力
Ｑに示す如（、入力クロックの立ち上がりでＨレベルと
なり、ノット回路２０にて反転されることにより比較ク
ロックのＨレベルでクリアされる。
一方、ＦＦ７の出力Ｑは、第３図（Ａ）のＦＦ７の出力
Ｑに示す如く、ノット回路２１にて反転されることによ
り入力クロックのＨレベルでクリアされ、比較クロック
の立ち上がりで叩いてもＬレベルであり、Ｌレベルの侭
となる。
Ｑに示す如く、ノット回路２１にて反転されることによ
り入力クロックのＨレベルでクリアされ、比較クロック
の立ち上がりで叩いてもＬレベルであり、Ｌレベルの侭
となる。
このＦＦ６の出力ＱのＨレベルの幅は、入力クロックが
進んでいる程広くなる。
進んでいる程広くなる。
二〇ＦＦ６の出力Ｑ、ＦＦ７の出力Ｑの反転されたもの
をＦＦ６，７の反転出力＊Ｑより取り出しアンド回路８
．９を介して３ステートバッファ１０．１１の制御端子
に加える。
をＦＦ６，７の反転出力＊Ｑより取り出しアンド回路８
．９を介して３ステートバッファ１０．１１の制御端子
に加える。
すると、３ステートバッファ１１の出力はハイインピー
ダンスとなり、３ステートバッファ１０よりは、第３図
（Ａ）のＦＦ６の出力ＱのＨレベルの幅の間５Ｖが抵抗
１２を介してコンデンサ１４に加えられて充電され、こ
の充電された電圧がＶＣＯＩに加えられ、コンデンサ１
４の電圧に応じて比較クロックの位相を進ませる制ＪＢ
ｌが行われる。
ダンスとなり、３ステートバッファ１０よりは、第３図
（Ａ）のＦＦ６の出力ＱのＨレベルの幅の間５Ｖが抵抗
１２を介してコンデンサ１４に加えられて充電され、こ
の充電された電圧がＶＣＯＩに加えられ、コンデンサ１
４の電圧に応じて比較クロックの位相を進ませる制ＪＢ
ｌが行われる。
第３図（Ｂ）に示す如く、入力クロックが遅れている場
合は、ＦＦ７の出力Ｑは、第３図（Ｂ）のＦＦ７の出力
Ｑに示す如く、比較クロックの立ち上がりでＨレベルと
なり、ノット回路２１にて反転されることにより入力ク
ロックのＨレベルでクリアされる。
合は、ＦＦ７の出力Ｑは、第３図（Ｂ）のＦＦ７の出力
Ｑに示す如く、比較クロックの立ち上がりでＨレベルと
なり、ノット回路２１にて反転されることにより入力ク
ロックのＨレベルでクリアされる。
一方、ＦＦ６の出力Ｑは、第３図（Ｂ）のＦＦ６の出力
Ｑに示す如く、ノット回路２０にて反転されることによ
り比較クロックのＨレベルでクリ了され、入力クロック
の立ち上がりで叩いてもＬレベルであり、Ｌレベルの侭
となる。
Ｑに示す如く、ノット回路２０にて反転されることによ
り比較クロックのＨレベルでクリ了され、入力クロック
の立ち上がりで叩いてもＬレベルであり、Ｌレベルの侭
となる。
このＦＦ７の出力ＱのＨレベルの幅は、入力クロックが
遅れている程広くなる。
遅れている程広くなる。
このＦＦ６の出力Ｑ、ＦＦ７の出力Ｑの反転されたもの
をＦＦ６，７の反転出力＊Ｑより取り出しアンド回路８
，９を介して３ステートバッファ１０．１１の制御端子
に加える。
をＦＦ６，７の反転出力＊Ｑより取り出しアンド回路８
，９を介して３ステートバッファ１０．１１の制御端子
に加える。
すると、３ステートバッファ１０の出力はハイインピー
ダンスとなり、３ステートバッファ１１よりは、第３図
（Ｂ）のＦＦ７の出力ＱのＨレベルの幅の間、アースが
抵抗１３を介してコンデンサ１４に加えられて放電され
、この放電された電圧がＶＣＯＩに加えられ、コンデン
サ１４の電圧に応じて比較クロックの位相を遅らせる制
御が行われる。
ダンスとなり、３ステートバッファ１１よりは、第３図
（Ｂ）のＦＦ７の出力ＱのＨレベルの幅の間、アースが
抵抗１３を介してコンデンサ１４に加えられて放電され
、この放電された電圧がＶＣＯＩに加えられ、コンデン
サ１４の電圧に応じて比較クロックの位相を遅らせる制
御が行われる。
第３図（Ｃ）に示す如く、比較クロックと入力クロック
の位相が合致すると、ＦＦ６の出力Ｑ。
の位相が合致すると、ＦＦ６の出力Ｑ。
ＦＦ７の出力Ｑは第３図（Ｃ）のＦＦ６の出力Ｑ。
ＦＦ７の出力Ｑに示す如く、共にＬレベルの侭となり、
反転出力＊Ｑの出力は共にＨレベルの侭となり、３ステ
ートバッファ１０．１１の出力は、ハイインピーダンス
となり、積分回路４の電圧は変化せずその侭で、ＶＣＯ
１の状態もその侭である。
反転出力＊Ｑの出力は共にＨレベルの侭となり、３ステ
ートバッファ１０．１１の出力は、ハイインピーダンス
となり、積分回路４の電圧は変化せずその侭で、ＶＣＯ
１の状態もその侭である。
このようにして、比較クロックの位相を入力クロックの
位相に同期するようにする。
位相に同期するようにする。
入力クロックが停止すると、クロックシャットダウン回
路５のクロック断検出回路１５はこれを検出してＨレベ
ルを出力し、オア回路１６を介して入力クロックの入力
をＨレベルに固定する。
路５のクロック断検出回路１５はこれを検出してＨレベ
ルを出力し、オア回路１６を介して入力クロックの入力
をＨレベルに固定する。
すると、ＦＦ７は、このＨレベルがノット回路２１にて
反転されることによりクリアされ、又ＦＦ６は、比較ク
ロックのＨレベルがノット回路２０にて反転されること
によりクリアされ、反転出力＊Ｑは共にＨレベルとなり
、３ステートバッファ１０．１１の出力は共にハイイン
ピーダンスとなり、積分回路４の電圧は変化せず、ｖｃ
ｏｉの出力クロックは入力クロックが停止する前の状態
の侭となる。
反転されることによりクリアされ、又ＦＦ６は、比較ク
ロックのＨレベルがノット回路２０にて反転されること
によりクリアされ、反転出力＊Ｑは共にＨレベルとなり
、３ステートバッファ１０．１１の出力は共にハイイン
ピーダンスとなり、積分回路４の電圧は変化せず、ｖｃ
ｏｉの出力クロックは入力クロックが停止する前の状態
の侭となる。
以上詳細に説明せる如く本発明によれば、入力クロック
停止時、出力クロックを停止前の状態に保ことが出来、
又電源投入時、■ｃｏの立ち上がりを早くすることが出
来、他の通信機器と動作開始を合わせることが出来る効
果がある。
停止時、出力クロックを停止前の状態に保ことが出来、
又電源投入時、■ｃｏの立ち上がりを早くすることが出
来、他の通信機器と動作開始を合わせることが出来る効
果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のＰＬＬ回路のブロック図、
第３図は第２図の各部の波形のタイムチャート、第４図
は従来例のＰＬＬ回路のブロック図、第５図は第４図の
各部の波形のタイムチャートである。 図において、 １は電圧制御発振器、 ２はＮ分周器、 ３は位相比較回路、 ４．３１は積分回路、 ５はクロックシャットダウン回路、 ６．７はフリップフロップ、 ８．９はゲート、アンド回路、 １０．１１は３ステートバッファ、 １２．１３．１８．３２は抵抗、 １４．１９．３３はコンデンサ、 １５はクロック断検出回路、 １６はオア回路、 １７はパワーオンリセット回路、 ２０．２１はノット回路、 ３０は排他的論理和回路を示す。
は従来例のＰＬＬ回路のブロック図、第５図は第４図の
各部の波形のタイムチャートである。 図において、 １は電圧制御発振器、 ２はＮ分周器、 ３は位相比較回路、 ４．３１は積分回路、 ５はクロックシャットダウン回路、 ６．７はフリップフロップ、 ８．９はゲート、アンド回路、 １０．１１は３ステートバッファ、 １２．１３．１８．３２は抵抗、 １４．１９．３３はコンデンサ、 １５はクロック断検出回路、 １６はオア回路、 １７はパワーオンリセット回路、 ２０．２１はノット回路、 ３０は排他的論理和回路を示す。
Claims (1)
- 【特許請求の範囲】 入力クロックの位相と、電圧制御発振器（１）の出力ク
ロックをＮ分周器（２）にてＮ分周した比較クロックの
位相を位相比較回路にて比較し、該位相比較回路の出力
を積分回路にて積分して該電圧制御発振器（１）に加え
、該比較クロックの位相を該入力クロックの位相に同期
させるＰＬＬ回路において、 入力クロックは、入力クロック断時出力をＨレベルに固
定するクロックシヤットダウン回路（５）を介して位相
比較回路（３）に入力するようにし、該位相比較回路（
３）は、該入力クロックの立ち上がり変化点でセットし
、該比較クロックのＨレベルでクリアする第１のフリッ
プフロップ（６）と、該比較クロックの立ち上がり変化
点でセットし、該入力クロックのＨレベルでクリアする
第２のフリップフロップ（７）と、該第１、第２のフリ
ップフロップ（６、７）の夫々の出力を、電源投入時、
所定の時間閉鎖する夫々第１、第２のゲート（８、９）
を通して、出力がＨレベルかハイインピーダンスとなる
第１の３ステートバッファ（１０）の制御端子、出力が
Ｌレベルかハイインピーダンスとなる第２の３ステート
バッファ（１１）の制御端子に夫々加えた構成とし、該
第１、第２の３ステートバッファ（１０、１１）夫々の
出力を、２入力を持つ積分回路（４）の夫々第１、第２
の抵抗（１２、１３）を通して、片端が接地されている
コンデンサ（１４）の他端子に加え、該コンデンサ（１
４）の両端の電圧を該電圧制御発振器（１）に加えるよ
うにしたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318825A JPH02162834A (ja) | 1988-12-15 | 1988-12-15 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318825A JPH02162834A (ja) | 1988-12-15 | 1988-12-15 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162834A true JPH02162834A (ja) | 1990-06-22 |
Family
ID=18103376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318825A Pending JPH02162834A (ja) | 1988-12-15 | 1988-12-15 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162834A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999052215A1 (fr) * | 1998-03-31 | 1999-10-14 | Fujitsu General Limited | Boucle a phase asservie |
| US6628739B1 (en) | 1998-12-28 | 2003-09-30 | Nec Corporation | Digital phase lock loop circuit |
-
1988
- 1988-12-15 JP JP63318825A patent/JPH02162834A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999052215A1 (fr) * | 1998-03-31 | 1999-10-14 | Fujitsu General Limited | Boucle a phase asservie |
| US6628739B1 (en) | 1998-12-28 | 2003-09-30 | Nec Corporation | Digital phase lock loop circuit |
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