JPH01154625A - Ｐｌｌ同期検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＰＬＬ同期検出回路に関し、特にＶＨＦ、ＵＨ
Ｆ帯に使用されるシンセサイザのＰＬＬ同期検出回路に
関する。

〔従来の技術〕

従来、この種のＰＬＬ同期検出回路は、位相比較器の２
つの誤差出力の論理的な積（ＡＮＤ）をへることにより
同期検出が行なわれている。

第３図はこの従来の位相比較器１と同期検出器２とを示
す回路図である。図において、出力Ｕ及びＤは入力信号
Ｒ，Ｖの立下りタイミングの位相差に応じたパルスを発
生ずる。入力信号Ｒの立下りに対し信号■の立下りの位
相が遅れているか、周波数が低い場合は出力Ｕがその位
相差に相当する時間だけ「Ｌ」レベルとなり、出力りは
ｒＨ。

レベルのままとなる。また、逆の場合、信号Ｖの立下り
が信号Ｒの立下りに比べ位相が進んでいるか、周波数が
高い場合は、その位相差に相当する時間だけ出力りが「
Ｌ」レベルとなり出力Ｕはｒ）（Ｊレベルのままとなる
。これら信号ＲとＶの立下りの位相が等しい時には出力
ＵとＤは共にｒＨ，、ルベルとなる。この出力ＵとＤを
論理的ＡＮＤをとることでその出力ｒ　ＨＪの時を同期
状態としている。

〔発明が解決しようとする問題点〕

一般に、ＰＬＬ回路におけるステップ入力応答は、ＰＬ
Ｌルーズの持つ固有周波数ω。とダンピングファクタζ
により、第４図に示す応答特性を持つ。従来の同期検出
回路では、入力位相が変化した時、ＰＬＬが完全に同期
状態になっていないのに周期検出を行い、誤って判定結
果を出力する７　　という欠点がある。

本発明の目的は、このような誤ロックを検出することな
く、安定した同期状態を判別できるＰＬＬ同期検出回路
を提供することにある。

〔問題点を解決するための手段〕

本発明のＰＬＬ同期検出回路の構成は、２つの入力信号
の位相比較を行いその位相の進み・遅れに対応する２つ
の誤差出力をとり出す位相比較器と、この位相比較器の
各誤差出力がない時に同期検出を行う同期検出器と、こ
の同期検出器の検出立上がり時間以上の長い遅延を前記
位相比較器の各誤差出力にそれぞれ与える第１および第
２の遅延回路と、これら遅延回路の出力をそれぞれ入力
クロックとし前記同期検出器の出力を各データ入力とし
安定同期を検出する段数のレジスタをそれぞれ６４゛る
第１および第２のシフトレジスタと、これら第１および
第２のシフトレジスタの各段の出力の論理積を同期判定
信号として出力するＡＮＤ回路とを有することを特徴と
する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図である。本実施例は
、従来の位相比較器１および同期検出器２に対し、シフ
トレジスタ３，４、ＡＮＤ回路５、インバータ６．８、
遅延回路７．９が付加されている。インバータ回路６，
８は位相比較器１の入力信号Ｒ，Ｖをそれぞれ入力して
反転し、遅延回路７．９はインバータ６．８の出力して
遅延させる。シフトレジスタ３，４は遅延回路７．９の
出力をそれぞれの入力クロックとし同期検出器２の出力
をデータ入力とする。論理的ＡＮＤ回路５は、シフトレ
ジスタ３．４の各段の全出力を入力とする。インバータ
回路６．８は位相比較器１　゛及び同期検出器２が入力
の波形の立下りで判定しているので、シフトレジスタの
クロックを立下りでシフトさせるために必要となる。

一般に、ＰＬＬは一度ループが同期してもその後も同期
状態を維持するように常に位相差がなくなるようフィー
ドバック動作をしている。そのためＰＬＬが安定な同期
状態にあっても常にロックを維持する為の微少な幅の誤
差信号を発生している。この誤差信号を検出して非同期
状態と判定しないように遅延回路７．９を設けている。

シフトレジスタ３，４の段数については、ＰＬＬ回路の
持つ固有周波数と位相比較器１の動作周波数より求める
ことができる。すなわち、ＰＬＬ回路のスデップ応答は
、２次振動要素の固有周波数ω。で振動するため、安定
同期状態とみなすには、振動周期分を見ることで充分で
ある。例えば、ωゎ＝１０００　ｒ　ａ　ｄ　／　ｓ　
、基準入力周波数１０ＫＨ２の場合、６．４ｍｓを確認
するには６４段のシフトレジスタを必要とする。

本実施例によれば、２つの入力信号Ｒ，Ｖ間に位相差が
なくなっても誤った同期検出判定をすることがない。

第２図は本発明の第２の実施例の回路図である。本実施
例は、クロック周波数を１／Ｎにする１／Ｎ分周器１０
．１１が付加されている。第１の実施例で説明した通り
シフトレジスタの段数を決めたが、ＰＬＬの固有周波数
に比べて位相比較器１の基準入力周波数が充分高い場合
、または安定同期状態をより広範凹で判別する場合、シ
フトレジスタ３，４の入力クロック周波数を１／Ｎ分周
器１０．１１を通すことにより、本来のシフトレジスタ
の段数を１／Ｎに減らすことができる。

この場合には安定同期状態検出をＮ倍の範囲で行ったこ
とに相当する。

〔発明の効果〕

以上説明したように本発明は、従来の位相比軸器及び同
期検出器の出力を２組のシフトレジスタのデータ入力と
し、位相比較器の２つの比較信号を２組のシフトレジス
タのクロック入力とすることにより、ＰＬＬ同期引き込
み中の過渡状態の不安定状態での誤同期検出を行えない
ようにできるという効果がある。

【図面の簡単な説明】

第１図、第２図は本発明の第１および第２の実施例の回
路図、第３図は従来の位相比較器、同期検出器の一例を
示す回路図、第４図はＰＬＬ回路の周波数ステップ応答
特性図である。 １・・・位相比較器、２・・・同期検出器、３．４・・
・６４段シフトレジスタ、５・・・論理的ＡＮＤ回路、
６．７・・・インバータ回路、８．９・・・遅延回路、
１０．１１・・・１／Ｎ分周器。

Claims (1)

【特許請求の範囲】
1. （１）２つの入力信号の位相比較を行いその位相の進み
   ・遅れに対応する２つの誤差出力をとり出す位相比較器
   と、この位相比較器の各誤差出力がない時に同期検出を
   行う同期検出器と、この同期検出器の検出立上がり時間
   以上の長い遅延を前記位相比較器の各誤差出力にそれぞ
   れ与える第１および第２の遅延回路と、これら遅延回路
   の出力をそれぞれ入力クロックとし前記同期検出器の出
   力を各データ入力とし安定同期を検出する段数のレジス
   タをそれぞれ有する第１および第２のシフトレジスタと
   、これら第１および第２のシフトレジスタの各段の出力
   の論理積を同期判定信号として出力するＡＮＤ回路とを
   有することを特徴とするＰＬＬ同期検出回路。