KR950007458B1 - 클럭동기회로 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 클럭동기회로의 회로도.
제2a도 내지 제2e도는 제1도에 도시된 클럭동기회로에 대한 동작파형도.
제3도는 본 발명에 의한 클럭동기회로의 일 실시예에 따른 블럭도.
제4도는 제3도에 도시된 클럭동기회로의 상세회로도.
제5a도 내지 제6h도는 제4도에 도시된 클럭동기회로에 대한 동작파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 주파수체배부 20 : 데이타출력부
30 : 클럭제어부 40 : 주파수분주부
본 발명은 디지탈신호 처리회로에 있어서 클럭동기회로에 관한 것으로, 특히 엣지검출시 지터(jitter)성분을 포함하는 비동기신호의 클럭동기를 위한 클럭동기회로에 관한 것이다.
종래이 입력데이타에 대한 클럭동기회로는 제1도에 도시된 바와 같이 디 플립플롭(1)으로 구성되었다.
제2a도에 도시된 바와 같이 디 플립플롭(1)의 클럭단자로 클럭신호(CK)가 입력되고, 디 플립플롭(1)의 입력단자(D)로 입력 데이타(Din)가 제2b도 내지 제2d도에 도시된 바와 같이 입력될 때이 입력데이타(Din)가 TA의 어느 구간에서 입력되어도 디 플립플롭(1)의 출력은 제2e도에 도시된 바와 같이 입력데이타(Din)가 입력된 후 클럭신호(제2a도)의 첫번째 상승엣지에서 출력된다.
여기서, 출력데이타의 tQ(Quantizing Error : 일명 동기화시간 에러)의 범위는
0＜tQ＜클럭신호(CK)의 1주기………………………………………………(1)
가 된다.
이 tQ의 범위가 (1)식에 도시된 바와 같이 0에서 최대 클럭신호이 1주기로서 일정치 않아 에지검출시 정밀하게 제어할 수 없는 문제점이 있었다.
따라서, 본 발명의 목정은 엣지검출회로에 있어서 비동기신호를 클럭동기에 맞추어 출력할 때 동기화시간 에러를 클럭주기의 1/2 주기로 줄여 정밀한 제어가 가능한 클럭동기회로를 제공하는데 있다.
상술한 목적을 달성하기 위하여, 본 발명에 의한 클럭동기회로는 비동기 데이타신호를 클럭신호에 따라 동기 데이타 신호로 형성하기 위한 클럭동기회로에 있어서 : 상기 클럭신호의 엣지를 검출하여 엣지검출신호를 발생하는 엣지검출수단 ; 상기 엣지검출신호에 따라 상기 비동기 데이타신호를 제1동기 데이타신호로 형성해서 출력하는 제1동기수단 ; 및 상기 엣지검출신호에 따라 상기 제1동기 데이타신호를 제2동기 데이타신호로 형성해서 출력하는 제2동기수단을 구비하여 상기 비동기 데이타신호의 동기화시간 에러를 클럭신호의 반주기이내로 줄일 수 있는 것을 특징으로 하고 있다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 클럭동기회로의 바람직한 실시예를 설명하기로 한다.
제3도는 본 발명에 의한 클럭동기회로의 일 실시예에 따른 블럭도이다.
본 발명의 구성은 입력되는 클럭신호(CKin)의 주파수를 2배로 체배하는 주파수체배부(10)와, 입력데이타(Din)를 주파수체배부(10)의 체배된 클럭신호에 동기를 맞추어 입력클럭신호의 1/2주기에 해당하는 동기화시간 에러범위를 갖도록 출력하는 데이타출력부(20)와, 주파수체배부(10)의 체베된 주파수에 대응되게 주파수를 분주하는 주파수분주부(40)와, 데이타출력부(20)로부터 출력되는 데이타와 주파수분주부(40)의 출력을 입력하여 출력데이타(Dout)의 천이시점에서 주파수분주부(40)의 출력클럭 신호의 위상이 항상 일정한 형태로 출력되도록 주파수분주부(40)의 출력을 반전 또는 비반전되도록 제어하는 클럭제어부(30)로 되어 있다.
제4도는 제3도에 도시된 클럭동기회로의 상세회로도이다.
제4도에 의하면, 주파수체배부(10)는 유입되는 입력클럭신호(CK in)를 인버팅시키는 제1 내지 제3인버터(11－13)와, 입력클럭신호(CK in)와 제3인버터(13)의 출력을 부정배타논리합하는 부정배타 논리합소자(14)로 되어 있다.
데이타출력부(20)는, 데이타입력단자(D)는 입력데이타(Din)를 입력하고, 클럭단자는 부정배타논리합소자(14)의 출력단자에 접속되는 제1디 플립플롭(21)과, 데이타입력단자(D)는 제1디 플립플롭(21)의 비반전 출력단자(YQ)에 접속되고, 클럭단자는 부정배타논리합소자(14)의 출력단자에 접속되는 제2디 플립플롭(22)으로 되어 있다. 여기서, 제1디 플립플롭(21)은 제1동기수단이 될 수 있고, 제2디 플립플롭(22)는 제2디 플립플롭(22)는 제2동기수단이 될 수 있다.
클럭제어부(30)는, 제1입력단자는 제2디 플립플롭(22)의 비반전출력단자(YQ)에 접복되고 제2입력단자는 제1디 플립플롭(21)의 반전출력단자(NQ)에 접속되는 낸드게이트(31)와, 제1입력단자는 낸드게이트(31)의 출력단자에 접속되는 앤드게이트( 32)로 되어 있다. 클럭제어부(30)는 천이검출수단이 될 수 있다.
주파수분주부(40)는, 데이타입력단자(D)는 앤드게이트(32)의 출력단자에 접속되고, 클럭단자는 부정배타논리합소자(14)의 출력단자에 접속되며, 비반전출력단자(YQ)로는 출력클럭신호(CKout)가 출력되고, 반전출력단자(NQ)는 앤드게이트(32)의 제2입력단자에 접속되는 제3디 플립플롭으로 되어 있다. 주파수 분주부(40)는 클럭출력수단이 될 수 있다.
이어서, 제4도의 동작을 제5a도 내지 제6h도에 도시된 파형도와 결부시켜 서령하기로 한다.
제4도에 의하면, 제5a도에 도시된 바와 같은 입력데이타(Din)가 제1디 플립플롭(21)에 입력된다.
이때, 제5b도에 도시된 바와 같은 입력클럭신호(CKin)는 주파수체배부(10)에 입력된다.
주파수체배부(10)의 부정배타논리합소자(14)에서는 입력클럭신호(제5b도)와 제1 내지 제3인버터(11－13)를 통해 반전된 클럭신호를 부정배타논리합하여 제5c도에 도시된 바와 같은 주파수가 2배 체배된 클럭신호를 제1디 플립플롭(21)에 출력한다.
제1디 플립플롭(21)에서는 입력데이타(제5a도)를 체배된 클럭신호(제5c도)에 따라 입력데이타의 천이시점에서 첫번째 클럭신호의 상승엣지에서 천이되는 제5d도에 도시된 신호가 출력된다.
제2디 플립플롭(22)에서는 제5d도에 도시된 제1디 플립플롭(21)의 출력을 클럭신호(제5c도)에 따라 체배된 클럭신호이 한 클럭분을 지연하여 즉, 입력데이타의 천이시점의 두번째의 상승엣지에서 제5f도에 도시된 바와 같이 최종 데이타가 하강되어 출력된다.
낸드게이트(31)에서는 제5f도에 도시된 출력데이타(Dout)와 제1디 플립플롭( 21)의 반전출력(제5d도)을 부정논리곱하게 되면 제5e도에 도시된 신호가 출력된다. 즉, 낸드게이트(31)의 출력은 제1디 플립플롭(21)의 출력의 하강에지에서 출력데이타(Dout)의 하강에지까지 ″로우″레벨로 유지된다.
앤드게이트(32)에서는 낸드게이트(31)의 출력과 제3디 플립플롭(40)의 반전출력을 논리곱하여 다시 제3디 플립플롭(41)에 입력시킨다.
이때, 앤드게이트(32)의 출력은 제3디 플립플롭(40)의 반전 출력에 따라 영향을 받으며, 제3디 플립플롭(40)의 초기반전출력은 ″하이″ 또는 ″로우″ 신호형태의 두가지로 입력될 수 있다.
따라서, 제3디 플립플롭(40)에서는 주파수체배부(20)의 체배된 클럭신호(제 5c도)에 따라 앤드게이트(32)의 출력을 입력하여 제5g도 및 제5h도에 도시된 바와 같이 출력될 수 있다.
여기서, 출력데이타의 천이시점과 동기되어 출력되는 출력클럭에 대해 좀 더 상세히 설명하기로 한다.
1) 제5a도 내지 제5f도에 도시된 바와 같이 출력클럭신호(CKout)가 입력클럭신호(CKin)와 동일위상을 가지며 출력데이타(Dout)가 입력클럭신호(CKin)의 ″로우″레벨에서 천이되는 경우 출력데이타(Dout)의 천이시점(t11)에서 제5g도에 도시된 바와 같이 출력클럭신호(CKout)가 하강에지이면 반전되지 않고 출력된다.
즉, 출력데이타의 천이시점(t1)은 출력클럭신호(CKout)가 원래 ″로우″가 될 부분이므로 그 상태 그대로 즉 반전되지 않고 출력된다.
2) 제5a도 내지 제5f도에 도시된 바와 같이 출력클럭신호(CKout)가 입력클럭신호(CKin)와 180°위상차를 가지며 출력데이타(Dout)의 천이시점(t11)이 입력클럭신호(CKin)의 ″로우″레벨에서 천이되는 경우 낸드게이트(31)의 출력(제5e도)이 ″로우″레벨을 유지할 때까지는 동일하지만 출력데이타의 천이시점(t11)에서 출력클럭신호는 낸드게이트(31)의 출력에 의해 강제로 ″로우″가 유지된 후 계속 제3디 플립플롭 (40)에 의해 토글링(toggling)된 데이타가 출력되기 때문에 천이시점(t11)을 기준으로 제5h도에 도시된 바와 같이 출력클럭신호(CKout)가 반전되어 출력된다.
3) 제6a도 내지 제6e도에 도시된 바와 같이 출력클럭신호(CKout)가 입력클럭신호(CKin)와 위상차없이 출력데이타(Dout)가 입력클럭신호(CKin)의 ″하이″레벨에서 천이되는 경우 낸드게이트(31)의 출력(제6e도)이 ″로우″레벨로 유지할 때까지는 동일하지만 출력데이타(Dout)이 천이시점(t12)에서 출력클럭신호(CKout)는 낸드게이트(31)의 출력에 의해 강제로 ″로우″가 유지된 후 계속 제3디 플립플롭(41)에 의해 토글링(toggling)된 데이타가 출력되기 때문에 천이시점(t12)를 기준으로 제6g도에 도시된 바와 같이 출력클럭신호(CKout)가 반전되어 출력된다.
4) 제6a도 내지 제6f도에 도시된 바와 같이 출력클럭신호(CKout)가 입력클럭신호(CKin)와 180°위상차를 가지며 출력데이타(Dout)가 입력클럭신호(CKin)의 하이레벨에서 천이되는 경우 출력데이타(Dout)의 천이시점(t12)에서 출력클럭신호( CKout)가 하강에지이면 제6h도에 도시된 바와 같이 반전되지 않고 출력된다.
즉, 천이시점(t12)은 출력클럭신호(CKout)가 원래 ″로우″가 될 부분이므로 그 상태 그대로 즉 반전되지 않고 출력된다.
따라서, 제5f도 및 제6f도에 도시된 바와 같이 출력데이타이 천이시점(t11 또는 t12)을 전후 즉, ta, tb, tc,td모두 동기화시간에러가 1/2클럭주기로 항상 일정하게 유지될 수 있고 동기화시간에러가 ＜tQ＜/클럭주기로 종래의 방식보다 /로 줄어들 수 있다.
본 발명을 요약하면, 비동기신호의 천이시점에서 출력클럭신호가 하이레벨이나 로우레벨중 어느 부분에 있는지를 검출하여 비동기신호의 천이시점이후 하이레벨이 지속되는 경우에는 출력클럭신호가 현재 상태를 그대로 유지하나 로우레벨이 지속되는 경우에는 출력클럭신호가 반전되어 출력된다.
이와 같은 방법으로 동기된 신호인 출력데이타와 출력클럭신호를 출력하게 되면 1/2클럭주기로 동기화시간 에러를 갖게되고 항상 동일한 위치에서 출력데이타가 출력되고 출력데이타 출력된 후 출력클럭의 위상이 항상 일정하게 된다.
이상으로 상술한 바와 같이 본 발명에 의한 클럭동기회로는 에지검출시 비동기신호의 클럭동기시 동기화시간 에러를 1/2입력클럭주기로 줄여 정밀한 제어가 가능한 효과가 있다.
Claims (1)
- 비동기 데이타신호를 클럭신호에 따라 동기 데이타신호로 형성하기 위한 클럭동기회로에 있어서, 상기 클럭신호의 엣지를 검출하여 엣지검출신호를 발생하는 엣지검출수단 ; 상기 비동기 데이타신호를 상기 엣지검출수단의 엣지검출신호에 동기되게 소정기간 지연하여 출력하는 제1지연소자를 이용하여 상기 엣지검출신호에 따라 상기 비동기 데이타신호를 제1동기 데이타신호로 형성해서 출력하는 제1동기수단 ; 상기 제1지연소자의 출력을 상기 엣지검출수단의 엣지검출신호에 동기되어 한 클럭지연하여 제2동기 데이타신호로 형성해서 출력하는 제2지연소자를 이용하여 상기 엣지검출신호에 따라 상기 제1동기 데이타신호를 제2동기 데이타신호로 형성해서 출력하는 제2동기수단 ; 상기 제2지연소자의 출력과 상기 제1지연소자의 반전출력을 부정논리곱하여 제1동기 데이타신호의 천이 이후 클럭신호의 1/2주기에 해당하는 기간을 검출하는 제1논리소자, 상기 제1논리소자의 출력과 상기 클럭출력수단의 반전출력을 논리곱하여 상기 제2동기 데이타신호의 천이시점이 출력클럭신호의 상승엣지에서 천이되면 상기 클럭출력수단의 출력을 180도 위상이 반전되도록 검출신호를 상기 클럭출력수단에 출력하는 제2논리소자를 이용하여 상기 제2동기 데이타신호와 상기 반전된 제1동기 데이타신호를 입력하여 상기 동기 데이타신호의 천이상태를 검출하여 출력하는 천이검출수단 ; 및 상기 제2논리소자의 출력을 입력하여 상기 엣지검출신호에 따라 상기 출력데이타의 천이시점에서 항상 동일한 위상을 갖는 클럭신호로 출력하는 제3지연소자를 이용하여 상기 엣지검출신호를 입력하여 상기 검출신호에 따라 상기 동기 데이타신호의 천이시점에서 로우구간이 시작되며 상기 클럭신호와 동일한 주파수의 클럭신호를 출력하는 클럭출력수단을 포함하는 클럭동기회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930002579A KR950007458B1 (ko) | 1993-02-24 | 1993-02-24 | 클럭동기회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930002579A KR950007458B1 (ko) | 1993-02-24 | 1993-02-24 | 클럭동기회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940020680A KR940020680A (ko) | 1994-09-16 |
| KR950007458B1 true KR950007458B1 (ko) | 1995-07-11 |
Family
ID=19351169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930002579A KR950007458B1 (ko) | 1993-02-24 | 1993-02-24 | 클럭동기회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950007458B1 (ko) |
-
1993
- 1993-02-24 KR KR1019930002579A patent/KR950007458B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940020680A (ko) | 1994-09-16 |
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