JPS5864842A - デイジタル同期回路 - Google Patents
デイジタル同期回路Info
- Publication number
- JPS5864842A JPS5864842A JP56162836A JP16283681A JPS5864842A JP S5864842 A JPS5864842 A JP S5864842A JP 56162836 A JP56162836 A JP 56162836A JP 16283681 A JP16283681 A JP 16283681A JP S5864842 A JPS5864842 A JP S5864842A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- edge
- output
- input
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
木兄＠はディジタル信号の同期化を図るディジタル同期
回踏に関するものである。
回踏に関するものである。
ディジタル信号の同期化方式としては、タンク回路を用
い人力データ信号との同期化を図る方式や、ｐＬＬ回路
（７エイズロツクドルーグ）を用いた方式がある。さら
に一定周期の信号により調歩式同期化を図る方式がある
が、上記いずれの方式もデータ中のドロップアウトによ
り同期が乱される欠点があった。このため我々は次のよ
うな方式の「クロック再生方式」を出願している。その
方法は信号中の特定パターンのエツジを抽出し、咳エツ
ジ信号による同期化をはかる方法である。この特定パタ
ーンのエツジを抽出する方法として、該出願ではシフト
レジスタに人力データ信号を入力し、シフトレジスタノ
各ビットの出カバターンが所定のパターンとなったとき
出力するパターン抽出方法が取られる。しかし入力デー
タ信号の時間軸変動が非常に大きな場合（は、該パター
ン抽出方法によるパターン抽出回数が減少するので１、
同期化がはかれないこともある。したがりて多種類の特
定パターンを抽出する回路を設ければ解決できるが１回
路規模が大きくなるため、これを縮少する必要があった
。
い人力データ信号との同期化を図る方式や、ｐＬＬ回路
（７エイズロツクドルーグ）を用いた方式がある。さら
に一定周期の信号により調歩式同期化を図る方式がある
が、上記いずれの方式もデータ中のドロップアウトによ
り同期が乱される欠点があった。このため我々は次のよ
うな方式の「クロック再生方式」を出願している。その
方法は信号中の特定パターンのエツジを抽出し、咳エツ
ジ信号による同期化をはかる方法である。この特定パタ
ーンのエツジを抽出する方法として、該出願ではシフト
レジスタに人力データ信号を入力し、シフトレジスタノ
各ビットの出カバターンが所定のパターンとなったとき
出力するパターン抽出方法が取られる。しかし入力デー
タ信号の時間軸変動が非常に大きな場合（は、該パター
ン抽出方法によるパターン抽出回数が減少するので１、
同期化がはかれないこともある。したがりて多種類の特
定パターンを抽出する回路を設ければ解決できるが１回
路規模が大きくなるため、これを縮少する必要があった
。
本発明の目的は我々の出願をさらに向上させドロップア
ウト等によるデータ同期の乱れる場合を改善すると同時
に入力データの時間軸変動に追随する性能を向上させた
データ同期回路を提供するにある。
ウト等によるデータ同期の乱れる場合を改善すると同時
に入力データの時間軸変動に追随する性能を向上させた
データ同期回路を提供するにある。
本発明はドロップアウト等により発生したズしたタイミ
ングでの入力ディジタル信号のエツジ信号による同期化
を防止するために、特定パターン抽出回路を設け、調歩
式同期回路の同期入力とすると共に、ｌ＊調歩式同期回
路をデコードしてデータ弁別に悪影響を及ぼさない範囲
でタイムゲート窓を開き、入力ディジタル信号のエツジ
信号が腋ゲート窓に位置する該エツジ信号と特定パター
ン抽出回路出力を併用し、該調歩式同期回路の同期入力
とすることを特徴とする。
ングでの入力ディジタル信号のエツジ信号による同期化
を防止するために、特定パターン抽出回路を設け、調歩
式同期回路の同期入力とすると共に、ｌ＊調歩式同期回
路をデコードしてデータ弁別に悪影響を及ぼさない範囲
でタイムゲート窓を開き、入力ディジタル信号のエツジ
信号が腋ゲート窓に位置する該エツジ信号と特定パター
ン抽出回路出力を併用し、該調歩式同期回路の同期入力
とすることを特徴とする。
以下この発明を図示する実施例について詳細に説明する
。第１図はこの発明の１実施例の構成を示すためのブロ
ック図であって、１は入力ディジタル信号の入力端子、
２は入力端子１のエツジ信号３を生成するエツジ検出回
路、４は入力端子１の特定パターンを抽出しパターン抽
出信号５を出力する特定パターン抽出回路、６はパター
ン抽出信号５とＡＮＤ回路１５のＯＲ出カフを出力する
ＯＲＶＭ路、８は入力ディジタル信号速度のＮ倍の周波
数で発振する発振器、９は発振器８の出力、１０は出力
９を１／Ｎ分周する回路でＯＲ出カフにより分周比をコ
ン）Ｅｌ−ルし【データ弁別用の弁別窓信号１１０位相
を合わせる。
。第１図はこの発明の１実施例の構成を示すためのブロ
ック図であって、１は入力ディジタル信号の入力端子、
２は入力端子１のエツジ信号３を生成するエツジ検出回
路、４は入力端子１の特定パターンを抽出しパターン抽
出信号５を出力する特定パターン抽出回路、６はパター
ン抽出信号５とＡＮＤ回路１５のＯＲ出カフを出力する
ＯＲＶＭ路、８は入力ディジタル信号速度のＮ倍の周波
数で発振する発振器、９は発振器８の出力、１０は出力
９を１／Ｎ分周する回路でＯＲ出カフにより分周比をコ
ン）Ｅｌ−ルし【データ弁別用の弁別窓信号１１０位相
を合わせる。
１２はタイムゲート窓信号１５を生成するデコーダ回路
、１４はエツジ信号３とタイムゲート窓信号１５を入力
として１５を出力するＡＮＤ回路である。
、１４はエツジ信号３とタイムゲート窓信号１５を入力
として１５を出力するＡＮＤ回路である。
次に第２図のタイミング図により本発明の実施例動作を
詳細に説明する。
詳細に説明する。
第２図のタイミング図では、Ｎ−ｆ３．Ｔがエツジ間隔
が正常な値、特定パターン抽出回路４は長さＴのパター
ンを抽出する例で、入力ディジタル信号１で破線が正常
時のエツジで雑音等によりエツジが優位が生じた例を示
している。
が正常な値、特定パターン抽出回路４は長さＴのパター
ンを抽出する例で、入力ディジタル信号１で破線が正常
時のエツジで雑音等によりエツジが優位が生じた例を示
している。
従ってエツジ信号３．パターン抽出信号５は図中のタイ
ミングに従いＶ８のパルス幅となる。
ミングに従いＶ８のパルス幅となる。
タイムゲート窓信号１３は原理上最大Ｔの長さまでパル
ス幅を広げることが可能であるが、データ弁別に悪影響
を及ぼさない範囲まで狭少するエツジ信号Ｓの優位を許
容するのでタイムゲート窓信号として３／８ＴのＩ（ル
ス幅を設け、エツジ信号墨の入力を待つ、このようにタ
イムゲート窓信号とある幅を設けてもデータ弁別窓信号
１１への影響は軽微である。
ス幅を広げることが可能であるが、データ弁別に悪影響
を及ぼさない範囲まで狭少するエツジ信号Ｓの優位を許
容するのでタイムゲート窓信号として３／８ＴのＩ（ル
ス幅を設け、エツジ信号墨の入力を待つ、このようにタ
イムゲート窓信号とある幅を設けてもデータ弁別窓信号
１１への影響は軽微である。
入力データの時間軸変動が大暑〜・時１本来／（ターン
抽出信号５のパターン抽出回路の出力のみに期待すれば
、５の出力頻度が減少して同期化が危うくなる。そのた
め、タイムゲート窓信号１３をデータ弁別窓信号１１へ
の影響が軽微である前後７’／８１で拡大することによ
り、入力ディジタル信号のエツジ信号も同期化入力とで
きるので、ＯＲ出カフの出力＃ｊＩ度は減少しない。こ
のようにして入力データの時間軸変動が大きい場合にも
対応できる。
抽出信号５のパターン抽出回路の出力のみに期待すれば
、５の出力頻度が減少して同期化が危うくなる。そのた
め、タイムゲート窓信号１３をデータ弁別窓信号１１へ
の影響が軽微である前後７’／８１で拡大することによ
り、入力ディジタル信号のエツジ信号も同期化入力とで
きるので、ＯＲ出カフの出力＃ｊＩ度は減少しない。こ
のようにして入力データの時間軸変動が大きい場合にも
対応できる。
次にエツジ検出回路２を第！１図の回路図により詳細に
説明する。入力ディジタル信号１を初ｉｌＤ形フリップ
フロップ１９に人力し、同出力２０を２段目のＤ形フリ
ップフロッ１２１に入力し。
説明する。入力ディジタル信号１を初ｉｌＤ形フリップ
フロップ１９に人力し、同出力２０を２段目のＤ形フリ
ップフロッ１２１に入力し。
出力２２を得る。この同出力２０．２２を排他的論理和
回路２３０入力としてエツジ信号３を生成する。
回路２３０入力としてエツジ信号３を生成する。
１６はＤ形フリップフロップ１？、２１のクロック入力
である。
である。
次ＫＩｆ！＃定パターン抽出回路４を第４図の回路図に
より詳細に説明する。入力ディジタル信号１を１０段の
シフトレジスタ２４に入力し、最初段出力２５と最終段
出力２７とそれぞれインバータ回路２８．２９により反
転して、入力アンド回路３００Å力とする。またシフト
レジスタ２４の最初段と最終段を除く中間段の８ケの出
力２６はそのまま入力アンド回路５００Å力とする。
より詳細に説明する。入力ディジタル信号１を１０段の
シフトレジスタ２４に入力し、最初段出力２５と最終段
出力２７とそれぞれインバータ回路２８．２９により反
転して、入力アンド回路３００Å力とする。またシフト
レジスタ２４の最初段と最終段を除く中間段の８ケの出
力２６はそのまま入力アンド回路５００Å力とする。
以上のように本発明によれば、入力データの時間軸変動
が大きい場合でも、入力デイジタル信号のエツジ信号が
調歩式同期回路をデコ′−ドしたタイムゲート窓に位置
する該エツジ信号と特定パターン抽出回路出力を併用し
て、皺調歩式同期回路の同期化入力とすることで、同期
化入力の発生制度が減少することなく同期化がはかられ
る。また、入力データの時間軸変動が小さい場合１本例
の如く、特定パターン抽出を）の精度で抽出・し、その
両端７４の含むタイムゲート窓はデータ弁別窓信号へ与
える影響は暖機である。
が大きい場合でも、入力デイジタル信号のエツジ信号が
調歩式同期回路をデコ′−ドしたタイムゲート窓に位置
する該エツジ信号と特定パターン抽出回路出力を併用し
て、皺調歩式同期回路の同期化入力とすることで、同期
化入力の発生制度が減少することなく同期化がはかられ
る。また、入力データの時間軸変動が小さい場合１本例
の如く、特定パターン抽出を）の精度で抽出・し、その
両端７４の含むタイムゲート窓はデータ弁別窓信号へ与
える影響は暖機である。
第１１！＠！は本発明によるテイジタル同期回路の一実
施例を示す構成図、第２図は該実總例の動作を示すタイ
ζフグ図、第Ｓ図は第１図のエツジ検出回路の回路図、
第４図は第１図の特定パターン抽出ｗＡｊ！の回路図で
ある。 ２；エツジ検出回路 ４；特定パターン抽出回路 ６；発振器 １０；分周回路 １２；デコーダ 第 １ 図
施例を示す構成図、第２図は該実總例の動作を示すタイ
ζフグ図、第Ｓ図は第１図のエツジ検出回路の回路図、
第４図は第１図の特定パターン抽出ｗＡｊ！の回路図で
ある。 ２；エツジ検出回路 ４；特定パターン抽出回路 ６；発振器 １０；分周回路 １２；デコーダ 第 １ 図
Claims (1)
- ディジタル信号を入力し、該信号の特定のパターンを抽
出するパターン抽出回路と、該抽出出力により同期化を
計る調歩式同期回路を具備し、入力信号のエツジ間隔が
所定であった場合のみに同期化を図るディジタル同期回
路において、骸ディジタル入力信号を入力し、該ディジ
タル信号のエツジを検出する回路出力と咳調歩弐同期回
路の出力を基準にしたタイムゲート廖出力とのアンド出
力を第１の信号とし、＃抽出出力を第２の信号とし、＠
１の信号と第２の信号との論理和を諌調歩式同期回路の
同期化入力とすることを特徴とするディジタル同期回路
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162836A JPS5864842A (ja) | 1981-10-14 | 1981-10-14 | デイジタル同期回路 |
| US06/422,190 US4611335A (en) | 1981-09-30 | 1982-09-23 | Digital data synchronizing circuit |
| GB08227465A GB2109203B (en) | 1981-09-30 | 1982-09-27 | Digital data synchronizing circuit |
| DE19823236311 DE3236311A1 (de) | 1981-09-30 | 1982-09-30 | Datensynchronisierer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162836A JPS5864842A (ja) | 1981-10-14 | 1981-10-14 | デイジタル同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864842A true JPS5864842A (ja) | 1983-04-18 |
| JPH0367377B2 JPH0367377B2 (ja) | 1991-10-22 |
Family
ID=15762164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162836A Granted JPS5864842A (ja) | 1981-09-30 | 1981-10-14 | デイジタル同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864842A (ja) |
-
1981
- 1981-10-14 JP JP56162836A patent/JPS5864842A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0367377B2 (ja) | 1991-10-22 |
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