JPH07122718B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH07122718B2 JPH07122718B2 JP6622289A JP6622289A JPH07122718B2 JP H07122718 B2 JPH07122718 B2 JP H07122718B2 JP 6622289 A JP6622289 A JP 6622289A JP 6622289 A JP6622289 A JP 6622289A JP H07122718 B2 JPH07122718 B2 JP H07122718B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶表示装置に係り、特にガラス等の透明基板
上に薄膜トランジスタ（TFT）を形成したアクテイブマ
トリクス基板を用いた液晶表示装置に関する。
上に薄膜トランジスタ（TFT）を形成したアクテイブマ
トリクス基板を用いた液晶表示装置に関する。
大画面の液晶表示装置を実現する上では、マトリクス状
に形成された配線の抵抗値が問題となる。配線抵抗が高
い場合には液晶への電圧書込みが不足し、画面のコント
ラスト比が得られなくなる。従来のTFTを用いたアクテ
イブマトリクス基板の一例としては実開昭62-120354号
公報に記載されている。このアクテイブマトリクス基板
は直交する配線の少なくとも一方がシリサイド層あるい
はシリサイド層とシリコンの２層からなる低抵抗配線を
用いている。
に形成された配線の抵抗値が問題となる。配線抵抗が高
い場合には液晶への電圧書込みが不足し、画面のコント
ラスト比が得られなくなる。従来のTFTを用いたアクテ
イブマトリクス基板の一例としては実開昭62-120354号
公報に記載されている。このアクテイブマトリクス基板
は直交する配線の少なくとも一方がシリサイド層あるい
はシリサイド層とシリコンの２層からなる低抵抗配線を
用いている。
上記従来技術は、大画面液晶表示装置を実現する上で、
１）ドレイン配線とゲート配線の交差部に高抵抗のシリ
コン層あるいはITOが用いられているため抵抗遅延で液
晶に十分電圧が印加されない、２）ドーピンク層の不純
物を活性化熱処理する工程で生ずるガラス基板の収縮の
点について配慮されておらず微細加工ホトパターン形成
が実質上困難になるという問題がある。配線抵抗を低減
する方法としては、上記従来発明の実施例においてAlを
用いて配線交差部を接続することが考えられるが、Alは
500℃以上の熱処理を加えると溶融する。このことは、
微細加工が必要な配線用ホト以前にドーピング層の活性
化熱処理（通常550℃以上）を行う必要を生じさせる。
このことは逆にAl配線のホト時にすでに活性化熱処理が
加えられているため、熱処理によるガラス基板の収縮が
発生していることでホトパターンのズレが生じてしまう
という問題がある。また、Alを用いる場合ITOで形成さ
れた画素電極とのエツチング加工技術が困難になるとい
う新たな問題が生ずる。すなわち、AlとITOは共に硝
酸，塩酸等の混合液でエツチング加工するため、選択的
にAl,ITOそれぞれの配線をエツチング加工することが難
しい。さらに、ITOの画素電極とトランジスタのソース
領域との電気的接続が従来技術では問題になる。すなわ
ちITOは酸化物であるためソース電極とAlやシリコンを
用いると低温熱処理（200℃以上）でさえも界面に酸化
物（例えば、アルミナやSiO2）が形成されるためコンタ
クト不良になるという問題がある。
１）ドレイン配線とゲート配線の交差部に高抵抗のシリ
コン層あるいはITOが用いられているため抵抗遅延で液
晶に十分電圧が印加されない、２）ドーピンク層の不純
物を活性化熱処理する工程で生ずるガラス基板の収縮の
点について配慮されておらず微細加工ホトパターン形成
が実質上困難になるという問題がある。配線抵抗を低減
する方法としては、上記従来発明の実施例においてAlを
用いて配線交差部を接続することが考えられるが、Alは
500℃以上の熱処理を加えると溶融する。このことは、
微細加工が必要な配線用ホト以前にドーピング層の活性
化熱処理（通常550℃以上）を行う必要を生じさせる。
このことは逆にAl配線のホト時にすでに活性化熱処理が
加えられているため、熱処理によるガラス基板の収縮が
発生していることでホトパターンのズレが生じてしまう
という問題がある。また、Alを用いる場合ITOで形成さ
れた画素電極とのエツチング加工技術が困難になるとい
う新たな問題が生ずる。すなわち、AlとITOは共に硝
酸，塩酸等の混合液でエツチング加工するため、選択的
にAl,ITOそれぞれの配線をエツチング加工することが難
しい。さらに、ITOの画素電極とトランジスタのソース
領域との電気的接続が従来技術では問題になる。すなわ
ちITOは酸化物であるためソース電極とAlやシリコンを
用いると低温熱処理（200℃以上）でさえも界面に酸化
物（例えば、アルミナやSiO2）が形成されるためコンタ
クト不良になるという問題がある。
本発明は、１）低抵抗配線、２）ガラス基板収縮による
ホトパターン合わせのずれの少ない、３）ITOと配線材
料との選択エツチ可能でITOとソース電極とのコンタク
ト抵抗の少ないアクテイブマトリクス基板の構造および
製造方法を提供することにある。
ホトパターン合わせのずれの少ない、３）ITOと配線材
料との選択エツチ可能でITOとソース電極とのコンタク
ト抵抗の少ないアクテイブマトリクス基板の構造および
製造方法を提供することにある。
上記目的を達成する手段としては、基板上に形成された
ドレイン配線とゲート配線の少なくとも直交部分の各々
の配線をシリサイド層あるいはシリコンとシリサイドの
積層構造とする。これにより、低抵抗配線を有したまま
でホトパターンの影響をなくすようにできる。上記他の
手段として、ドレイン配線及びソース電極をゲート配線
上に被覆させた絶縁物に形成し、これを絶縁膜上に形成
されたコンタクトスルホールを介してトランジスタのド
レイン及びソース領域と接続し、前記ドレイン配線及び
ソース電極をシリサイド層あるいはシリコンとシリサイ
ドの積層することである。これにより、ITOの選択エツ
チ，コンタクト抵抗低減が可能になる。
ドレイン配線とゲート配線の少なくとも直交部分の各々
の配線をシリサイド層あるいはシリコンとシリサイドの
積層構造とする。これにより、低抵抗配線を有したまま
でホトパターンの影響をなくすようにできる。上記他の
手段として、ドレイン配線及びソース電極をゲート配線
上に被覆させた絶縁物に形成し、これを絶縁膜上に形成
されたコンタクトスルホールを介してトランジスタのド
レイン及びソース領域と接続し、前記ドレイン配線及び
ソース電極をシリサイド層あるいはシリコンとシリサイ
ドの積層することである。これにより、ITOの選択エツ
チ，コンタクト抵抗低減が可能になる。
上記目的を達成するさらに他の手段として、透明基板上
にドレイン配線及び前記ドレイン配線と直交するゲート
配線を備え、マトリクス上に形成された前記ドレイン配
線と前記ゲート配線との交点に、島状のシリコン薄膜を
用いたMOS型薄膜トランジスタが設けられており、前記
薄膜トランジスタのソース領域に透明電極であるインジ
ウムスズ酸化膜が接続されており、前記ドレイン配線と
前記ゲート配線との直交部分の断面構造が基板上にゲー
ト配線，絶縁膜，ドレイン配線あるいはドレイン配線，
絶縁膜，ゲート配線を有するアクテイブマトリクス基板
の製造方法において、前記ドレイン配線と前記ゲート配
線を形成する工程よりも後に、前記島状のシリコン薄膜
に注入された不純物の活性化処理を行なうことを特徴と
する。
にドレイン配線及び前記ドレイン配線と直交するゲート
配線を備え、マトリクス上に形成された前記ドレイン配
線と前記ゲート配線との交点に、島状のシリコン薄膜を
用いたMOS型薄膜トランジスタが設けられており、前記
薄膜トランジスタのソース領域に透明電極であるインジ
ウムスズ酸化膜が接続されており、前記ドレイン配線と
前記ゲート配線との直交部分の断面構造が基板上にゲー
ト配線，絶縁膜，ドレイン配線あるいはドレイン配線，
絶縁膜，ゲート配線を有するアクテイブマトリクス基板
の製造方法において、前記ドレイン配線と前記ゲート配
線を形成する工程よりも後に、前記島状のシリコン薄膜
に注入された不純物の活性化処理を行なうことを特徴と
する。
ドレイン配線及びゲート配線をシリサイド層あるいはシ
リコンとシリサイド層との積層構造とすることは、配線
の抵抗率は200μΩ・cm以下となり、これは対角10イン
チ以上の液晶表示装置に使用できる低抵抗配線となる。
また、シリサイド層は600℃以上の耐熱温度があるた
め、微細加工が必要な配線のホトパターン形成後にドー
ピング層の不純物の活性化熱処理が行えるため、ガラス
基板収縮による配線のホトパターンのずれが生じない。
スルホールを介して絶縁物上に形成されたシリサイド層
によるドレイン配線及びソース電極は、ITOのエツチン
グ液である硝酸や塩酸の混合液に対して侵食されないた
め、ITOの選択エツチが可能になると共にシリサイド層
はAlやシリサイドに比べて酸化されにくいのでITOとソ
ース電極とのコンタクト特性は良い。従つて以上の作用
で大画面の液晶表示装置を実現する。
リコンとシリサイド層との積層構造とすることは、配線
の抵抗率は200μΩ・cm以下となり、これは対角10イン
チ以上の液晶表示装置に使用できる低抵抗配線となる。
また、シリサイド層は600℃以上の耐熱温度があるた
め、微細加工が必要な配線のホトパターン形成後にドー
ピング層の不純物の活性化熱処理が行えるため、ガラス
基板収縮による配線のホトパターンのずれが生じない。
スルホールを介して絶縁物上に形成されたシリサイド層
によるドレイン配線及びソース電極は、ITOのエツチン
グ液である硝酸や塩酸の混合液に対して侵食されないた
め、ITOの選択エツチが可能になると共にシリサイド層
はAlやシリサイドに比べて酸化されにくいのでITOとソ
ース電極とのコンタクト特性は良い。従つて以上の作用
で大画面の液晶表示装置を実現する。
以下、本発明の一実施例を第１図，第２図により説明す
る。第２図（ａ）はアクテイブマトリクス基板の平面
図、第２図（ｂ）は１画素の平面図、第１図（ａ）は第
２図（ｂ）のＡ−Ａ′線上の断面図、第１図（ｂ）はＢ
−Ｂ′の断面図である。
る。第２図（ａ）はアクテイブマトリクス基板の平面
図、第２図（ｂ）は１画素の平面図、第１図（ａ）は第
２図（ｂ）のＡ−Ａ′線上の断面図、第１図（ｂ）はＢ
−Ｂ′の断面図である。
第１図，第２図において、１はガラス基板、２はゲート
配線、３はドレイン配線、４は薄膜トランジスタであ
る。第２図（ａ）にアクテイブマトリクス基板の働きを
説明する。ゲート配線２及びドレイン配線３がガラス基
板１上にそれぞれが直交するようにマトリクス状に配置
される、それぞれの交点に薄膜トランジスタ４が形成さ
れている。外部からゲート配線２及びドレイン配線３に
印加された電圧は薄膜トランジスタ４を通して液晶容量
30へ充電し、この充電電圧により液晶を反転させる。こ
の液晶容量30は、ITO画素電極とガラス基板１に対向す
るように設けられた、他のガラス基板上に形成された共
通電極と、これらに挾さまれた液晶材料から構成され
る。第２図（ｂ）はゲート配線２とドレイン配線３の１
つの交点付近の平面図であり、ドレイン配線へ加えられ
た電圧はドレインスルホール７、ソーススルホール６、
ソース電極５、ITO画素電極８の経路で伝えられ、液晶
へ電圧を印加する。第２図（ｂ）のＡ−Ａ′の断面構造
図、Ｂ−Ｂ′の断面構造図をそれぞれ第１図（ａ），第
１図（ｂ）に示す。第１図（ａ）はゲート配線２とドレ
イン配線３の交差部の断面構造であり、本発明の特徴の
一つは、本断面構造にある。即ち、配線直交部のドレイ
ン配線３及びゲート配線２がシリコンに、例えばリンを
ドーピングしたｎ＋層とシリサイド層10の積層構造とな
つている。配線直交部も含めて、シリサイド配線を用い
ているため、配線抵抗が小さく大画面の液晶表示装置が
電圧の遅延を起こすことが駆動できる。もちろん、ドレ
イン配線とゲート配線は層間絶縁膜11により絶縁されて
いる。
配線、３はドレイン配線、４は薄膜トランジスタであ
る。第２図（ａ）にアクテイブマトリクス基板の働きを
説明する。ゲート配線２及びドレイン配線３がガラス基
板１上にそれぞれが直交するようにマトリクス状に配置
される、それぞれの交点に薄膜トランジスタ４が形成さ
れている。外部からゲート配線２及びドレイン配線３に
印加された電圧は薄膜トランジスタ４を通して液晶容量
30へ充電し、この充電電圧により液晶を反転させる。こ
の液晶容量30は、ITO画素電極とガラス基板１に対向す
るように設けられた、他のガラス基板上に形成された共
通電極と、これらに挾さまれた液晶材料から構成され
る。第２図（ｂ）はゲート配線２とドレイン配線３の１
つの交点付近の平面図であり、ドレイン配線へ加えられ
た電圧はドレインスルホール７、ソーススルホール６、
ソース電極５、ITO画素電極８の経路で伝えられ、液晶
へ電圧を印加する。第２図（ｂ）のＡ−Ａ′の断面構造
図、Ｂ−Ｂ′の断面構造図をそれぞれ第１図（ａ），第
１図（ｂ）に示す。第１図（ａ）はゲート配線２とドレ
イン配線３の交差部の断面構造であり、本発明の特徴の
一つは、本断面構造にある。即ち、配線直交部のドレイ
ン配線３及びゲート配線２がシリコンに、例えばリンを
ドーピングしたｎ＋層とシリサイド層10の積層構造とな
つている。配線直交部も含めて、シリサイド配線を用い
ているため、配線抵抗が小さく大画面の液晶表示装置が
電圧の遅延を起こすことが駆動できる。もちろん、ドレ
イン配線とゲート配線は層間絶縁膜11により絶縁されて
いる。
第１図（ｂ）は第２図のＢ−Ｂ′線上の断面構造であ
り、いわゆる薄膜トランジスタの断面構造である。それ
ぞれの部分の働きは以下の通りである。
り、いわゆる薄膜トランジスタの断面構造である。それ
ぞれの部分の働きは以下の通りである。
ゲート配線２に正の電圧が印加されるとゲート絶縁膜23
を介して不純物が意識的に添加されていないノンドープ
のシリコン層24に加わる。この場合、ゲート絶縁膜23と
ノンドープ層24の界面に電子の反転層が形成される。ゲ
ート電圧が印加されていると同時にドレイン配線３に電
圧が印加されると、シリコンに、例えば、リンをドーピ
ングしたｎ＋のドレイン領域22、反転層が形成されたノ
ンドープ層24、22同様のソース領域21、ソース電極12と
いう電流経路をへて、ITO画素電極８へ電荷を蓄積し
て、液晶を反転させる。本発明の２番目の特徴として
は、第１図（ｂ）の断面構造であり、ドレイン配線３及
びソース電極12が層間絶縁膜11上にあり、それぞれがス
ルホールを通してドレイン領域22あるいはソース領域21
と接続されており、しかも絶縁膜上にはｎ＋のシリコン
層とシリサイド層10の積層構造をなしている点である。
シリサイド層10はITO画素電極８をエツチングする硝酸
と塩酸の混合液ではエツチングされないためITOとドレ
イン配線及びソース電極に対して選択的にエツチングさ
れる。また、シリサイド層はシリコンやAlに比べてITO
からの酸素の析出によつてソース電極12とITO画素電極
８界面に酸化膜が形成されにくいのでコンタクト特性は
良好となる。
を介して不純物が意識的に添加されていないノンドープ
のシリコン層24に加わる。この場合、ゲート絶縁膜23と
ノンドープ層24の界面に電子の反転層が形成される。ゲ
ート電圧が印加されていると同時にドレイン配線３に電
圧が印加されると、シリコンに、例えば、リンをドーピ
ングしたｎ＋のドレイン領域22、反転層が形成されたノ
ンドープ層24、22同様のソース領域21、ソース電極12と
いう電流経路をへて、ITO画素電極８へ電荷を蓄積し
て、液晶を反転させる。本発明の２番目の特徴として
は、第１図（ｂ）の断面構造であり、ドレイン配線３及
びソース電極12が層間絶縁膜11上にあり、それぞれがス
ルホールを通してドレイン領域22あるいはソース領域21
と接続されており、しかも絶縁膜上にはｎ＋のシリコン
層とシリサイド層10の積層構造をなしている点である。
シリサイド層10はITO画素電極８をエツチングする硝酸
と塩酸の混合液ではエツチングされないためITOとドレ
イン配線及びソース電極に対して選択的にエツチングさ
れる。また、シリサイド層はシリコンやAlに比べてITO
からの酸素の析出によつてソース電極12とITO画素電極
８界面に酸化膜が形成されにくいのでコンタクト特性は
良好となる。
また、TFTの島状のシリコン膜上に直接シリサイドを作
る必要がないため、TFTの島状のシリコン膜を薄く形成
できるという効果がある。
る必要がないため、TFTの島状のシリコン膜を薄く形成
できるという効果がある。
また、スルーホールへ埋込む導電材としてｎ＋シリコン
を用いているが、Al等よりもスルーホールのカバレージ
が良く形成できる。
を用いているが、Al等よりもスルーホールのカバレージ
が良く形成できる。
ドレイン配線３、ゲート配線２及びソース電極12がシリ
コンとシリサイド層12の積層構造となつていることは、
シリサイドは耐熱性が高いため、微細加工が必要な上記
の配線のホト工程および膜加工後にｎ＋層の不純物の活
性化熱処理を無理なく行える。このことは、熱処理によ
つて生ずるガラス基板１の収縮が微細ホト工程終了後に
起こるため、基板収縮によるホトパターン合せのズレの
影響が著しく低減される特徴を有する。
コンとシリサイド層12の積層構造となつていることは、
シリサイドは耐熱性が高いため、微細加工が必要な上記
の配線のホト工程および膜加工後にｎ＋層の不純物の活
性化熱処理を無理なく行える。このことは、熱処理によ
つて生ずるガラス基板１の収縮が微細ホト工程終了後に
起こるため、基板収縮によるホトパターン合せのズレの
影響が著しく低減される特徴を有する。
本発明の主要プロセスを第３図の断面構造図を用いて説
明する。第３図（ａ）に示すように、ガラス基板１にノ
ンドープのシリコン層24を例えばプラズマ化学気相成長
（PCVD）法や減圧化学気相成長（LPCVD）法で堆積し、
レジスト30を塗布，島状のマクスで露光，現象のホト工
程を行い、ノンドープのシリコン層24をドライエツチン
グする。レジスト剥離後に、同図（ｂ）で示すように、
常圧CVD法やPCVD法により、例えばSiO2の成分からなゲ
ート絶縁膜23を堆積する、続いてリンを含むｎ＋半導体
であるゲートシリコン層35を、PCVD法あるいはLPCVD法
で堆積し、レジスト30を塗布、ホト工程を行つた後、シ
リコン層のドライエツチングを行う。以上の膜堆積の温
度はガラス基板の収縮防止のため500℃以下の温度で行
う。レジスト剥離後に、白金（Pt）40をスパツタ法で被
覆し、400℃の熱処理を施す。この熱処理を行うとゲー
トシリコン35と接したPt層40のみがシリコンと反応して
シリコン上に白金シリサイド層を形成する。次に、絶縁
膜23上の未反応のPt層は、硝酸と塩酸の混合液によつて
除去する。
明する。第３図（ａ）に示すように、ガラス基板１にノ
ンドープのシリコン層24を例えばプラズマ化学気相成長
（PCVD）法や減圧化学気相成長（LPCVD）法で堆積し、
レジスト30を塗布，島状のマクスで露光，現象のホト工
程を行い、ノンドープのシリコン層24をドライエツチン
グする。レジスト剥離後に、同図（ｂ）で示すように、
常圧CVD法やPCVD法により、例えばSiO2の成分からなゲ
ート絶縁膜23を堆積する、続いてリンを含むｎ＋半導体
であるゲートシリコン層35を、PCVD法あるいはLPCVD法
で堆積し、レジスト30を塗布、ホト工程を行つた後、シ
リコン層のドライエツチングを行う。以上の膜堆積の温
度はガラス基板の収縮防止のため500℃以下の温度で行
う。レジスト剥離後に、白金（Pt）40をスパツタ法で被
覆し、400℃の熱処理を施す。この熱処理を行うとゲー
トシリコン35と接したPt層40のみがシリコンと反応して
シリコン上に白金シリサイド層を形成する。次に、絶縁
膜23上の未反応のPt層は、硝酸と塩酸の混合液によつて
除去する。
次に、第３図（ｄ）に示すように、リン（Ｐ＋）をイオ
ン打ち込みあるいは高周波プラズマ中でのPH3ガスの分
解によつて行なうプラズマドーピング法により打ち込
む。打ち込まれたリンは同図（ｅ）で示すように、ドレ
イン領域22及びソース領域21のｎ＋層を形成する。次
に、例えば常圧CVD法により480℃の堆積温度で層間絶縁
膜11を堆積する。続いて、レジスト30を塗布し、ホト工
程を経て、ドレイン領域20及びソース領域21に対するス
ルホールを形成する湿式エツチングを行う。次に、PCVD
法あるいはLPCVD法によりリンガドープされたドレイン
シリコン層を堆積する。さらに、第３図（ｆ）に示すよ
うにレジスト30を塗布，露光，現像する。
ン打ち込みあるいは高周波プラズマ中でのPH3ガスの分
解によつて行なうプラズマドーピング法により打ち込
む。打ち込まれたリンは同図（ｅ）で示すように、ドレ
イン領域22及びソース領域21のｎ＋層を形成する。次
に、例えば常圧CVD法により480℃の堆積温度で層間絶縁
膜11を堆積する。続いて、レジスト30を塗布し、ホト工
程を経て、ドレイン領域20及びソース領域21に対するス
ルホールを形成する湿式エツチングを行う。次に、PCVD
法あるいはLPCVD法によりリンガドープされたドレイン
シリコン層を堆積する。さらに、第３図（ｆ）に示すよ
うにレジスト30を塗布，露光，現像する。
次に、ドレインシリコン層45をドライエツチング，レジ
スト剥離後、第３図（ｃ）で示すと同様に白金をスパツ
タして、400℃の熱処理をして、第３図（ｇ）に示すよ
うにシリサイド層10（白金シリサイド）を形成する。次
に、第３図（ｈ）に示すように８のITO電極をスパツタ
法で形成し、前記同様のホトエツチングによりソース電
極12上にITO電極８を各画素毎に加工する。最終的ｎ＋
層の抵抗を下げるために600℃の不純物活性熱処理を行
う。この熱処理はプロセス工程上の最高温温度であり、
この温度でガラス基板１が収縮するが、微細加工が必要
なホト工程が終了しているので基板収縮が原因となるホ
トパターンずれは生じない。また、500℃以下の熱処理
ではガラス基板収縮の影響は少ないが、ｎ＋層は活性化
されず、特にドレイン領域22及びソース領域21の抵抗が
大きくなり、薄膜トランジスタの電流値を制限して大画
面を駆動できない。
スト剥離後、第３図（ｃ）で示すと同様に白金をスパツ
タして、400℃の熱処理をして、第３図（ｇ）に示すよ
うにシリサイド層10（白金シリサイド）を形成する。次
に、第３図（ｈ）に示すように８のITO電極をスパツタ
法で形成し、前記同様のホトエツチングによりソース電
極12上にITO電極８を各画素毎に加工する。最終的ｎ＋
層の抵抗を下げるために600℃の不純物活性熱処理を行
う。この熱処理はプロセス工程上の最高温温度であり、
この温度でガラス基板１が収縮するが、微細加工が必要
なホト工程が終了しているので基板収縮が原因となるホ
トパターンずれは生じない。また、500℃以下の熱処理
ではガラス基板収縮の影響は少ないが、ｎ＋層は活性化
されず、特にドレイン領域22及びソース領域21の抵抗が
大きくなり、薄膜トランジスタの電流値を制限して大画
面を駆動できない。
次に、本発明の第２の実施例について、第４図，第５図
で説明する。第４図は本発明の１つの画素の平面図、第
５図（ａ）は第４図のＡ−Ａ′線上の断面図、第５図
（ｂ）は第４図のＢ−Ｂ′線上の断面図である。本発明
の構造上の特徴は、第五図（ａ）及び（ｂ）に示すよう
にゲート配線２の内で、少なくともノンドープ層24上に
はシリサイド層10が形成されていないことである。これ
は、第一の実施例（第１図）に比べて、ノンドープ層24
上にシリサイド層10が形成されていない効果として、ノ
ンドープ層24とゲートｎ＋層50の間のゲート絶縁膜23の
耐圧が向上する。これは、シリコン層がシリサイド層に
比べてゲート絶縁膜23上に現われる表面凹凸が小さく、
電界集中が小さくできるからである。
で説明する。第４図は本発明の１つの画素の平面図、第
５図（ａ）は第４図のＡ−Ａ′線上の断面図、第５図
（ｂ）は第４図のＢ−Ｂ′線上の断面図である。本発明
の構造上の特徴は、第五図（ａ）及び（ｂ）に示すよう
にゲート配線２の内で、少なくともノンドープ層24上に
はシリサイド層10が形成されていないことである。これ
は、第一の実施例（第１図）に比べて、ノンドープ層24
上にシリサイド層10が形成されていない効果として、ノ
ンドープ層24とゲートｎ＋層50の間のゲート絶縁膜23の
耐圧が向上する。これは、シリコン層がシリサイド層に
比べてゲート絶縁膜23上に現われる表面凹凸が小さく、
電界集中が小さくできるからである。
次に、本発明の第３の実施例について、第６図，第７図
を用いて説明する。第６図は本発明の１画素の平面図、
第７図（ａ）はＡ−Ａ′線上の断面図、第７図（ｂ）は
Ｂ−Ｂ′線上の断面図である。第１及び第２の実施例と
構造上異なる特徴は、第７図の断面図で示すように、IT
O画素電極８と平行しているドレイン配線３が層間絶縁
膜11直下に埋め込まれている。この埋め込まれたドレイ
ン配線３は第１の実施例（第１図（ｂ））のドレイン領
域22と同一工程でつくられたシリコン膜に第７図（ｂ）
のシリサイド層10を被覆形成したものである。本実施例
の特有の効果は第７図（ｂ）に示すようにドレイン配線
３が絶縁膜11の下に埋込まれ、逆にITO画素電極８は絶
縁膜上に設置されているため、ITOをエツチングした際
にエツチング不良により発生する、第６図の×印で示し
た部分で生じやすいドレイン配線３とITO画素電極８と
の短絡欠陥が著しく低減されることである。
を用いて説明する。第６図は本発明の１画素の平面図、
第７図（ａ）はＡ−Ａ′線上の断面図、第７図（ｂ）は
Ｂ−Ｂ′線上の断面図である。第１及び第２の実施例と
構造上異なる特徴は、第７図の断面図で示すように、IT
O画素電極８と平行しているドレイン配線３が層間絶縁
膜11直下に埋め込まれている。この埋め込まれたドレイ
ン配線３は第１の実施例（第１図（ｂ））のドレイン領
域22と同一工程でつくられたシリコン膜に第７図（ｂ）
のシリサイド層10を被覆形成したものである。本実施例
の特有の効果は第７図（ｂ）に示すようにドレイン配線
３が絶縁膜11の下に埋込まれ、逆にITO画素電極８は絶
縁膜上に設置されているため、ITOをエツチングした際
にエツチング不良により発生する、第６図の×印で示し
た部分で生じやすいドレイン配線３とITO画素電極８と
の短絡欠陥が著しく低減されることである。
以上の本発明の実施例では、半導体層を形成するシリコ
ン材料について特定していないが、これはPCVD法やLPCV
D法で形成する多結晶シリコンあるいは非晶質シリコン
である。シリサイド層を形成する金属材料として白金，
ドーピングの不純物としてリンを例にとつて説明した
が、本発明の主旨から明らかなように、シリサイドを形
成する材料としてタングステン，モリブデン，チタンパ
ラジウム，不純物としてボロン，ヒ素を用いて場合にも
同様の効果が得られることは言うまでもない。
ン材料について特定していないが、これはPCVD法やLPCV
D法で形成する多結晶シリコンあるいは非晶質シリコン
である。シリサイド層を形成する金属材料として白金，
ドーピングの不純物としてリンを例にとつて説明した
が、本発明の主旨から明らかなように、シリサイドを形
成する材料としてタングステン，モリブデン，チタンパ
ラジウム，不純物としてボロン，ヒ素を用いて場合にも
同様の効果が得られることは言うまでもない。
上記したアクテイブマトリクス基板は、制御回路等を有
することによつて、液晶表示装置などに使用される。
することによつて、液晶表示装置などに使用される。
本発明によれば、大画面液晶表示装置を実現する低抵抗
配線を有し、しかも熱処理によるガラス基板の収縮によ
るホト合せパターンずれの影響がなく、しかもITOの選
択エツチやITOと配線間のコンタクト抵抗も少なくでき
る効果がある。
配線を有し、しかも熱処理によるガラス基板の収縮によ
るホト合せパターンずれの影響がなく、しかもITOの選
択エツチやITOと配線間のコンタクト抵抗も少なくでき
る効果がある。
第１図は本発明の第１の実施例アクテイブマトリクス基
板の断面構造、第２図は第１図に示す基板の平面構造、
第３図は第１図に示す基板の製造工程を示す断面図、第
４図は本発明の第２の実施例のアクテイブマトリクス基
板の平面図、第５図は第４図の基板の断面図、第６図は
本発明の第３の実施例のアクテイブマトリクス基板の平
面図、第７図は第６図の基板の断面図である。 １……ガラス基板、２……ゲート配線、３……ドレイン
配線、８……ITO画素電極、10……シリサイド層。
板の断面構造、第２図は第１図に示す基板の平面構造、
第３図は第１図に示す基板の製造工程を示す断面図、第
４図は本発明の第２の実施例のアクテイブマトリクス基
板の平面図、第５図は第４図の基板の断面図、第６図は
本発明の第３の実施例のアクテイブマトリクス基板の平
面図、第７図は第６図の基板の断面図である。 １……ガラス基板、２……ゲート配線、３……ドレイン
配線、８……ITO画素電極、10……シリサイド層。
Claims (6)
- 【請求項１】複数のドレイン線と、これらにマトリクス
状に交差する複数のゲート線と、これらの交差点に対応
して形成された複数の薄膜トランジスタと、これらの薄
膜トランジスタのそれぞれに接続され上記ドレイン線と
ゲート線とによって囲まれた領域に形成された複数の画
素電極とを有するアクティブマトリクス基板と、 上記アクティブマトリクス基板に対向して設けられ、上
記それぞれの画素電極に対向する共通電極を有する共通
電極基板と、 上記アクティブマトリクス基板と上記共通電極基板とに
挟持された液晶層とを有し、 上記それぞれの薄膜トランジスタは上記アクティブマト
リクス基板上に形成され両側にドレイン領域とソース領
域とを有する半導体層と、これらのドレイン領域及びゲ
ート領域を含まない上記半導体層の領域上に絶縁膜を介
して形成されたゲート電極と、上記ドレイン領域及びソ
ース領域上に形成された層間絶縁膜と、この層間絶縁膜
上に形成されたドレイン電極及びソース電極とを有し、
上記複数のゲート線及びドレイン線はそれぞれ薄膜トラ
ンジスタのゲート電極及びドレイン電極を構成し、上記
それぞれの画素電極は対応する薄膜トランジスタのソー
ス電極に接続され、 上記それぞれの薄膜トランジスタのドレイン電極及びソ
ース電極は上記層間絶縁層に開けられたスルーホールに
堆積されたｎ＋シリコンにより上記ドレイン領域及びソ
ース領域に電気的に接続され、 上記それぞれの薄膜トランジスタのゲート電極はｎ＋シ
リコン層が形成され、ゲート電極を構成する以外のゲー
ト線はｎ＋シリコン層とこの層を覆うシリサイド層が積
層され、 上記ドレイン線及びソース電極はｎ＋シリコン層とこの
層を覆うシリサイド層が積層されていることを特徴する
液晶表示装置。 - 【請求項２】請求項１において、上記スルーホールに堆
積されたｎ＋シリコンはPCVD法又はLPCVD法より形成さ
れることを特徴とする液晶表示装置。 - 【請求項３】請求項１又は２項において、上記アクティ
ブマトリクス基板上の上記ドレイン線と上記画素電極の
端部とが平行している部分はドレイン配線が上記層間絶
縁層の下に形成されていることを特徴とする液晶表示装
置。 - 【請求項４】請求項１、２又は３項において、上記シリ
サイド層のシリサイドを形成する材料は白金、モリブデ
ン、タングステン又はチタンであることを特徴とする液
晶表示装置。 - 【請求項５】請求項１から４のうちの１項において、上
記ｎ＋シリコン層のシリコン材料は多結晶シリコン、非
晶質シリコン又両者の複合であることを特徴とする液晶
表示装置。 - 【請求項６】請求項１から５のうちの１項において、上
記画素電極はインジウムスズ酸化物を含んで形成される
ITO膜であることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6622289A JPH07122718B2 (ja) | 1989-03-20 | 1989-03-20 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6622289A JPH07122718B2 (ja) | 1989-03-20 | 1989-03-20 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02245739A JPH02245739A (ja) | 1990-10-01 |
| JPH07122718B2 true JPH07122718B2 (ja) | 1995-12-25 |
Family
ID=13309591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6622289A Expired - Lifetime JPH07122718B2 (ja) | 1989-03-20 | 1989-03-20 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122718B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2588664B2 (ja) * | 1992-02-27 | 1997-03-05 | 株式会社ジーティシー | アクティブマトリックス液晶表示装置 |
| JP4034479B2 (ja) * | 1999-07-07 | 2008-01-16 | エルジー フィリップス エルシーディー カンパニー リミテッド | 薄膜トランジスタ基板および液晶表示装置 |
| US6515648B1 (en) | 1999-08-31 | 2003-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register circuit, driving circuit of display device, and display device using the driving circuit |
| JP2002094064A (ja) * | 2000-09-11 | 2002-03-29 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置およびエレクトロルミネッセンス表示装置 |
| TW525216B (en) | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
| US7911568B2 (en) * | 2005-05-13 | 2011-03-22 | Samsung Electronics Co., Ltd. | Multi-layered thin films, thin film transistor array panel including the same, and method of manufacturing the panel |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06820Y2 (ja) * | 1986-01-22 | 1994-01-05 | 株式会社日立製作所 | アクテイブマトリクス基板 |
| JPS639978A (ja) * | 1986-06-30 | 1988-01-16 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPS6354773A (ja) * | 1986-08-25 | 1988-03-09 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
-
1989
- 1989-03-20 JP JP6622289A patent/JPH07122718B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02245739A (ja) | 1990-10-01 |
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