JPH07122718B2 - Liquid crystal display - Google Patents
Liquid crystal displayInfo
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- JPH07122718B2 JPH07122718B2 JP6622289A JP6622289A JPH07122718B2 JP H07122718 B2 JPH07122718 B2 JP H07122718B2 JP 6622289 A JP6622289 A JP 6622289A JP 6622289 A JP6622289 A JP 6622289A JP H07122718 B2 JPH07122718 B2 JP H07122718B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶表示装置に係り、特にガラス等の透明基板
上に薄膜トランジスタ（TFT）を形成したアクテイブマ
トリクス基板を用いた液晶表示装置に関する。The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device using an active matrix substrate having a thin film transistor (TFT) formed on a transparent substrate such as glass.
大画面の液晶表示装置を実現する上では、マトリクス状
に形成された配線の抵抗値が問題となる。配線抵抗が高
い場合には液晶への電圧書込みが不足し、画面のコント
ラスト比が得られなくなる。従来のTFTを用いたアクテ
イブマトリクス基板の一例としては実開昭62-120354号
公報に記載されている。このアクテイブマトリクス基板
は直交する配線の少なくとも一方がシリサイド層あるい
はシリサイド層とシリコンの２層からなる低抵抗配線を
用いている。In realizing a large-screen liquid crystal display device, the resistance value of the wirings formed in a matrix form a problem. When the wiring resistance is high, the voltage writing to the liquid crystal becomes insufficient and the contrast ratio of the screen cannot be obtained. An example of a conventional active matrix substrate using a TFT is described in Japanese Utility Model Publication No. 62-120354. This active matrix substrate uses a low resistance wiring in which at least one of the wirings orthogonal to each other is a silicide layer or two layers of a silicide layer and silicon.
上記従来技術は、大画面液晶表示装置を実現する上で、
１）ドレイン配線とゲート配線の交差部に高抵抗のシリ
コン層あるいはITOが用いられているため抵抗遅延で液
晶に十分電圧が印加されない、２）ドーピンク層の不純
物を活性化熱処理する工程で生ずるガラス基板の収縮の
点について配慮されておらず微細加工ホトパターン形成
が実質上困難になるという問題がある。配線抵抗を低減
する方法としては、上記従来発明の実施例においてAlを
用いて配線交差部を接続することが考えられるが、Alは
500℃以上の熱処理を加えると溶融する。このことは、
微細加工が必要な配線用ホト以前にドーピング層の活性
化熱処理（通常550℃以上）を行う必要を生じさせる。
このことは逆にAl配線のホト時にすでに活性化熱処理が
加えられているため、熱処理によるガラス基板の収縮が
発生していることでホトパターンのズレが生じてしまう
という問題がある。また、Alを用いる場合ITOで形成さ
れた画素電極とのエツチング加工技術が困難になるとい
う新たな問題が生ずる。すなわち、AlとITOは共に硝
酸，塩酸等の混合液でエツチング加工するため、選択的
にAl,ITOそれぞれの配線をエツチング加工することが難
しい。さらに、ITOの画素電極とトランジスタのソース
領域との電気的接続が従来技術では問題になる。すなわ
ちITOは酸化物であるためソース電極とAlやシリコンを
用いると低温熱処理（200℃以上）でさえも界面に酸化
物（例えば、アルミナやSiO2）が形成されるためコンタ
クト不良になるという問題がある。The above-mentioned prior art is to realize a large-screen liquid crystal display device,
1) Since a high resistance silicon layer or ITO is used at the intersection of the drain wiring and the gate wiring, sufficient voltage is not applied to the liquid crystal due to resistance delay. 2) Glass produced in the process of activation heat treatment of impurities in the dope pink layer. Since no consideration is given to the shrinkage of the substrate, there is a problem that it becomes substantially difficult to form a microfabricated photo pattern. As a method of reducing the wiring resistance, it is conceivable to connect the wiring intersections by using Al in the above-mentioned embodiment of the conventional invention.
Melts when heat treatment of 500 ℃ or higher is applied. This is
This causes the activation heat treatment (usually 550 ° C. or higher) of the doping layer to be performed before the wiring photo which requires fine processing.
On the contrary, on the contrary, since the activation heat treatment is already applied at the time of photo-processing of the Al wiring, there is a problem that the shrinkage of the glass substrate due to the heat treatment causes the displacement of the photo pattern. In addition, when Al is used, a new problem arises that the etching processing technique with the pixel electrode formed of ITO becomes difficult. That is, since both Al and ITO are etched with a mixed solution of nitric acid, hydrochloric acid, etc., it is difficult to selectively etch the wirings of Al and ITO. Further, electrical connection between the ITO pixel electrode and the source region of the transistor becomes a problem in the conventional technology. That is, since ITO is an oxide, if a source electrode and Al or silicon are used, an oxide (for example, alumina or SiO 2 ) will be formed at the interface even at low temperature heat treatment (200 ° C or higher), resulting in poor contact. There is.
本発明は、１）低抵抗配線、２）ガラス基板収縮による
ホトパターン合わせのずれの少ない、３）ITOと配線材
料との選択エツチ可能でITOとソース電極とのコンタク
ト抵抗の少ないアクテイブマトリクス基板の構造および
製造方法を提供することにある。The present invention provides an active matrix substrate having 1) low resistance wiring, 2) less misalignment of photo pattern alignment due to glass substrate shrinkage, 3) selective etching of ITO and wiring material, and less contact resistance between ITO and source electrode. It is to provide a structure and a manufacturing method.
上記目的を達成する手段としては、基板上に形成された
ドレイン配線とゲート配線の少なくとも直交部分の各々
の配線をシリサイド層あるいはシリコンとシリサイドの
積層構造とする。これにより、低抵抗配線を有したまま
でホトパターンの影響をなくすようにできる。上記他の
手段として、ドレイン配線及びソース電極をゲート配線
上に被覆させた絶縁物に形成し、これを絶縁膜上に形成
されたコンタクトスルホールを介してトランジスタのド
レイン及びソース領域と接続し、前記ドレイン配線及び
ソース電極をシリサイド層あるいはシリコンとシリサイ
ドの積層することである。これにより、ITOの選択エツ
チ，コンタクト抵抗低減が可能になる。As means for achieving the above object, at least each of the drain wiring and the gate wiring formed on the substrate has a silicide layer or a laminated structure of silicon and silicide. As a result, it is possible to eliminate the influence of the photo pattern while having the low resistance wiring. As another means, the drain wiring and the source electrode are formed on an insulator covering the gate wiring, and the drain wiring and the source electrode are connected to the drain and source regions of the transistor through the contact through holes formed on the insulating film. That is, the drain wiring and the source electrode are formed by stacking a silicide layer or silicon and silicide. This enables selective etching of ITO and reduction of contact resistance.
上記目的を達成するさらに他の手段として、透明基板上
にドレイン配線及び前記ドレイン配線と直交するゲート
配線を備え、マトリクス上に形成された前記ドレイン配
線と前記ゲート配線との交点に、島状のシリコン薄膜を
用いたMOS型薄膜トランジスタが設けられており、前記
薄膜トランジスタのソース領域に透明電極であるインジ
ウムスズ酸化膜が接続されており、前記ドレイン配線と
前記ゲート配線との直交部分の断面構造が基板上にゲー
ト配線，絶縁膜，ドレイン配線あるいはドレイン配線，
絶縁膜，ゲート配線を有するアクテイブマトリクス基板
の製造方法において、前記ドレイン配線と前記ゲート配
線を形成する工程よりも後に、前記島状のシリコン薄膜
に注入された不純物の活性化処理を行なうことを特徴と
する。As still another means for achieving the above object, a drain wiring and a gate wiring orthogonal to the drain wiring are provided on a transparent substrate, and an island shape is formed at an intersection of the drain wiring and the gate wiring formed on a matrix. A MOS type thin film transistor using a silicon thin film is provided, an indium tin oxide film which is a transparent electrode is connected to a source region of the thin film transistor, and a cross-sectional structure of a portion orthogonal to the drain wiring and the gate wiring is a substrate. Gate wiring, insulating film, drain wiring or drain wiring,
In a method of manufacturing an active matrix substrate having an insulating film and a gate wiring, an activation process of an impurity implanted in the island-shaped silicon thin film is performed after a step of forming the drain wiring and the gate wiring. And
ドレイン配線及びゲート配線をシリサイド層あるいはシ
リコンとシリサイド層との積層構造とすることは、配線
の抵抗率は200μΩ・cm以下となり、これは対角10イン
チ以上の液晶表示装置に使用できる低抵抗配線となる。
また、シリサイド層は600℃以上の耐熱温度があるた
め、微細加工が必要な配線のホトパターン形成後にドー
ピング層の不純物の活性化熱処理が行えるため、ガラス
基板収縮による配線のホトパターンのずれが生じない。
スルホールを介して絶縁物上に形成されたシリサイド層
によるドレイン配線及びソース電極は、ITOのエツチン
グ液である硝酸や塩酸の混合液に対して侵食されないた
め、ITOの選択エツチが可能になると共にシリサイド層
はAlやシリサイドに比べて酸化されにくいのでITOとソ
ース電極とのコンタクト特性は良い。従つて以上の作用
で大画面の液晶表示装置を実現する。When the drain wiring and gate wiring have a silicide layer or a laminated structure of silicon and a silicide layer, the wiring resistivity is 200 μΩ · cm or less, which is a low resistance wiring that can be used for liquid crystal display devices with a diagonal of 10 inches or more. Becomes
In addition, since the silicide layer has a heat resistance temperature of 600 ° C or higher, activation heat treatment of impurities in the doping layer can be performed after formation of a wiring photopattern that requires microfabrication, and thus the wiring photopattern shifts due to shrinkage of the glass substrate. Absent.
The drain wiring and the source electrode by the silicide layer formed on the insulator through the through hole are not eroded by the mixed solution of nitric acid and hydrochloric acid, which is the etching solution of ITO, so that the selective etching of ITO becomes possible and the silicide Since the layer is less likely to be oxidized than Al or silicide, the contact characteristics between ITO and the source electrode are good. Therefore, a large-screen liquid crystal display device is realized by the above operation.
以下、本発明の一実施例を第１図，第２図により説明す
る。第２図（ａ）はアクテイブマトリクス基板の平面
図、第２図（ｂ）は１画素の平面図、第１図（ａ）は第
２図（ｂ）のＡ−Ａ′線上の断面図、第１図（ｂ）はＢ
−Ｂ′の断面図である。An embodiment of the present invention will be described below with reference to FIGS. 1 and 2. 2 (a) is a plan view of the active matrix substrate, FIG. 2 (b) is a plan view of one pixel, FIG. 1 (a) is a cross-sectional view taken along the line AA ′ of FIG. 2 (b), Figure 1 (b) is B
It is a sectional view of -B '.
第１図，第２図において、１はガラス基板、２はゲート
配線、３はドレイン配線、４は薄膜トランジスタであ
る。第２図（ａ）にアクテイブマトリクス基板の働きを
説明する。ゲート配線２及びドレイン配線３がガラス基
板１上にそれぞれが直交するようにマトリクス状に配置
される、それぞれの交点に薄膜トランジスタ４が形成さ
れている。外部からゲート配線２及びドレイン配線３に
印加された電圧は薄膜トランジスタ４を通して液晶容量
30へ充電し、この充電電圧により液晶を反転させる。こ
の液晶容量30は、ITO画素電極とガラス基板１に対向す
るように設けられた、他のガラス基板上に形成された共
通電極と、これらに挾さまれた液晶材料から構成され
る。第２図（ｂ）はゲート配線２とドレイン配線３の１
つの交点付近の平面図であり、ドレイン配線へ加えられ
た電圧はドレインスルホール７、ソーススルホール６、
ソース電極５、ITO画素電極８の経路で伝えられ、液晶
へ電圧を印加する。第２図（ｂ）のＡ−Ａ′の断面構造
図、Ｂ−Ｂ′の断面構造図をそれぞれ第１図（ａ），第
１図（ｂ）に示す。第１図（ａ）はゲート配線２とドレ
イン配線３の交差部の断面構造であり、本発明の特徴の
一つは、本断面構造にある。即ち、配線直交部のドレイ
ン配線３及びゲート配線２がシリコンに、例えばリンを
ドーピングしたｎ＋層とシリサイド層10の積層構造とな
つている。配線直交部も含めて、シリサイド配線を用い
ているため、配線抵抗が小さく大画面の液晶表示装置が
電圧の遅延を起こすことが駆動できる。もちろん、ドレ
イン配線とゲート配線は層間絶縁膜11により絶縁されて
いる。In FIGS. 1 and 2, 1 is a glass substrate, 2 is a gate wiring, 3 is a drain wiring, and 4 is a thin film transistor. The function of the active matrix substrate will be described with reference to FIG. The thin film transistors 4 are formed at the intersections of the gate wirings 2 and the drain wirings 3 arranged in a matrix on the glass substrate 1 so as to be orthogonal to each other. The voltage applied from the outside to the gate line 2 and the drain line 3 is applied to the liquid crystal capacitance through the thin film transistor 4.
It is charged to 30, and the liquid crystal is inverted by this charging voltage. The liquid crystal capacitor 30 is composed of a common electrode formed on another glass substrate provided so as to face the ITO pixel electrode and the glass substrate 1, and a liquid crystal material sandwiched between these electrodes. FIG. 2B shows a gate wiring 2 and a drain wiring 3
FIG. 4 is a plan view near two intersections, in which the voltage applied to the drain wiring is drain through hole 7, source through hole 6,
The voltage is applied to the liquid crystal through the path of the source electrode 5 and the ITO pixel electrode 8. A sectional view taken along the line AA ′ and a sectional view taken along the line BB ′ in FIG. 2B are shown in FIGS. 1A and 1B, respectively. FIG. 1 (a) is a cross-sectional structure of the intersection of the gate wiring 2 and the drain wiring 3, and one of the features of the present invention is this cross-sectional structure. That is, the drain wiring 3 and the gate wiring 2 in the wiring orthogonal portion have a laminated structure of an n + layer in which silicon is doped with, for example, phosphorus and a silicide layer 10. Since the silicide wiring is used including the wiring orthogonal portion, it can be driven that the wiring resistance is small and a large-screen liquid crystal display device causes a voltage delay. Of course, the drain wiring and the gate wiring are insulated by the interlayer insulating film 11.
第１図（ｂ）は第２図のＢ−Ｂ′線上の断面構造であ
り、いわゆる薄膜トランジスタの断面構造である。それ
ぞれの部分の働きは以下の通りである。FIG. 1B is a sectional structure taken along the line BB ′ in FIG. 2, which is a so-called thin film transistor sectional structure. The function of each part is as follows.
ゲート配線２に正の電圧が印加されるとゲート絶縁膜23
を介して不純物が意識的に添加されていないノンドープ
のシリコン層24に加わる。この場合、ゲート絶縁膜23と
ノンドープ層24の界面に電子の反転層が形成される。ゲ
ート電圧が印加されていると同時にドレイン配線３に電
圧が印加されると、シリコンに、例えば、リンをドーピ
ングしたｎ＋のドレイン領域22、反転層が形成されたノ
ンドープ層24、22同様のソース領域21、ソース電極12と
いう電流経路をへて、ITO画素電極８へ電荷を蓄積し
て、液晶を反転させる。本発明の２番目の特徴として
は、第１図（ｂ）の断面構造であり、ドレイン配線３及
びソース電極12が層間絶縁膜11上にあり、それぞれがス
ルホールを通してドレイン領域22あるいはソース領域21
と接続されており、しかも絶縁膜上にはｎ＋のシリコン
層とシリサイド層10の積層構造をなしている点である。
シリサイド層10はITO画素電極８をエツチングする硝酸
と塩酸の混合液ではエツチングされないためITOとドレ
イン配線及びソース電極に対して選択的にエツチングさ
れる。また、シリサイド層はシリコンやAlに比べてITO
からの酸素の析出によつてソース電極12とITO画素電極
８界面に酸化膜が形成されにくいのでコンタクト特性は
良好となる。When a positive voltage is applied to the gate wiring 2, the gate insulating film 23
The impurity is intentionally added to the non-doped silicon layer 24 through. In this case, an electron inversion layer is formed at the interface between the gate insulating film 23 and the non-doped layer 24. When a voltage is applied to the drain wiring 3 at the same time as the gate voltage is applied, for example, n + drain region 22 doped with phosphorus in silicon, non-doped layers 24 in which an inversion layer is formed, and a source region similar to 22 are formed. The electric charge is accumulated in the ITO pixel electrode 8 through the current path of 21 and the source electrode 12, and the liquid crystal is inverted. The second feature of the present invention is the sectional structure of FIG. 1 (b), in which the drain wiring 3 and the source electrode 12 are on the interlayer insulating film 11, and each of them is through the through hole to form the drain region 22 or the source region 21.
In addition, it has a laminated structure of an n + silicon layer and a silicide layer 10 on the insulating film.
The silicide layer 10 is not etched by a mixed liquid of nitric acid and hydrochloric acid that etches the ITO pixel electrode 8, and is selectively etched with respect to the ITO, the drain wiring and the source electrode. In addition, the silicide layer is more ITO than silicon or Al.
Since the oxide film is hardly formed at the interface between the source electrode 12 and the ITO pixel electrode 8 due to the precipitation of oxygen from the contact electrode, the contact characteristics are improved.
また、TFTの島状のシリコン膜上に直接シリサイドを作
る必要がないため、TFTの島状のシリコン膜を薄く形成
できるという効果がある。Further, since it is not necessary to directly form silicide on the TFT island-shaped silicon film, there is an effect that the TFT island-shaped silicon film can be formed thin.
また、スルーホールへ埋込む導電材としてｎ＋シリコン
を用いているが、Al等よりもスルーホールのカバレージ
が良く形成できる。Although n + silicon is used as the conductive material to be embedded in the through hole, the coverage of the through hole can be formed better than that of Al or the like.
ドレイン配線３、ゲート配線２及びソース電極12がシリ
コンとシリサイド層12の積層構造となつていることは、
シリサイドは耐熱性が高いため、微細加工が必要な上記
の配線のホト工程および膜加工後にｎ＋層の不純物の活
性化熱処理を無理なく行える。このことは、熱処理によ
つて生ずるガラス基板１の収縮が微細ホト工程終了後に
起こるため、基板収縮によるホトパターン合せのズレの
影響が著しく低減される特徴を有する。The drain wiring 3, the gate wiring 2, and the source electrode 12 have a laminated structure of silicon and the silicide layer 12,
Since the silicide has high heat resistance, the heat treatment for activating the impurities in the n + layer can be reasonably performed after the above-described wiring photo-process requiring fine processing and film processing. This is characterized in that the shrinkage of the glass substrate 1 caused by the heat treatment occurs after the end of the fine photo-process, so that the influence of the misalignment of the photo pattern due to the shrinkage of the substrate is significantly reduced.
本発明の主要プロセスを第３図の断面構造図を用いて説
明する。第３図（ａ）に示すように、ガラス基板１にノ
ンドープのシリコン層24を例えばプラズマ化学気相成長
（PCVD）法や減圧化学気相成長（LPCVD）法で堆積し、
レジスト30を塗布，島状のマクスで露光，現象のホト工
程を行い、ノンドープのシリコン層24をドライエツチン
グする。レジスト剥離後に、同図（ｂ）で示すように、
常圧CVD法やPCVD法により、例えばSiO2の成分からなゲ
ート絶縁膜23を堆積する、続いてリンを含むｎ＋半導体
であるゲートシリコン層35を、PCVD法あるいはLPCVD法
で堆積し、レジスト30を塗布、ホト工程を行つた後、シ
リコン層のドライエツチングを行う。以上の膜堆積の温
度はガラス基板の収縮防止のため500℃以下の温度で行
う。レジスト剥離後に、白金（Pt）40をスパツタ法で被
覆し、400℃の熱処理を施す。この熱処理を行うとゲー
トシリコン35と接したPt層40のみがシリコンと反応して
シリコン上に白金シリサイド層を形成する。次に、絶縁
膜23上の未反応のPt層は、硝酸と塩酸の混合液によつて
除去する。The main process of the present invention will be described with reference to the sectional structural view of FIG. As shown in FIG. 3 (a), a non-doped silicon layer 24 is deposited on the glass substrate 1 by, for example, plasma chemical vapor deposition (PCVD) method or low pressure chemical vapor deposition (LPCVD) method,
A resist 30 is applied, exposure is performed with an island-shaped mask, and a photo process of the phenomenon is performed to dry etch the non-doped silicon layer 24. After removing the resist, as shown in FIG.
A gate insulating film 23 made of, for example, SiO 2 is deposited by an atmospheric pressure CVD method or a PCVD method, and then a gate silicon layer 35 which is an n + semiconductor containing phosphorus is deposited by the PCVD method or the LPCVD method, and a resist 30 is formed. After coating and performing a photo process, dry etching of the silicon layer is performed. The film deposition temperature is 500 ° C. or lower to prevent the glass substrate from shrinking. After stripping the resist, platinum (Pt) 40 is coated by a sputtering method, and heat treatment is performed at 400 ° C. When this heat treatment is performed, only the Pt layer 40 in contact with the gate silicon 35 reacts with silicon to form a platinum silicide layer on the silicon. Next, the unreacted Pt layer on the insulating film 23 is removed by a mixed solution of nitric acid and hydrochloric acid.
次に、第３図（ｄ）に示すように、リン（Ｐ＋）をイオ
ン打ち込みあるいは高周波プラズマ中でのPH3ガスの分
解によつて行なうプラズマドーピング法により打ち込
む。打ち込まれたリンは同図（ｅ）で示すように、ドレ
イン領域22及びソース領域21のｎ＋層を形成する。次
に、例えば常圧CVD法により480℃の堆積温度で層間絶縁
膜11を堆積する。続いて、レジスト30を塗布し、ホト工
程を経て、ドレイン領域20及びソース領域21に対するス
ルホールを形成する湿式エツチングを行う。次に、PCVD
法あるいはLPCVD法によりリンガドープされたドレイン
シリコン層を堆積する。さらに、第３図（ｆ）に示すよ
うにレジスト30を塗布，露光，現像する。Next, as shown in FIG. 3 (d), phosphorus (P +) is ion-implanted or plasma-doped by the decomposition of PH 3 gas in high-frequency plasma. The implanted phosphorus forms the n + layers of the drain region 22 and the source region 21, as shown in FIG. Next, the interlayer insulating film 11 is deposited at a deposition temperature of 480 ° C. by the atmospheric pressure CVD method, for example. Subsequently, a resist 30 is applied and a wet process is performed through a photo process to form a through hole for the drain region 20 and the source region 21. Next, PCVD
A drain silicon layer that is ringer-doped by the CVD method or the LPCVD method. Further, as shown in FIG. 3 (f), a resist 30 is applied, exposed and developed.
次に、ドレインシリコン層45をドライエツチング，レジ
スト剥離後、第３図（ｃ）で示すと同様に白金をスパツ
タして、400℃の熱処理をして、第３図（ｇ）に示すよ
うにシリサイド層10（白金シリサイド）を形成する。次
に、第３図（ｈ）に示すように８のITO電極をスパツタ
法で形成し、前記同様のホトエツチングによりソース電
極12上にITO電極８を各画素毎に加工する。最終的ｎ＋
層の抵抗を下げるために600℃の不純物活性熱処理を行
う。この熱処理はプロセス工程上の最高温温度であり、
この温度でガラス基板１が収縮するが、微細加工が必要
なホト工程が終了しているので基板収縮が原因となるホ
トパターンずれは生じない。また、500℃以下の熱処理
ではガラス基板収縮の影響は少ないが、ｎ＋層は活性化
されず、特にドレイン領域22及びソース領域21の抵抗が
大きくなり、薄膜トランジスタの電流値を制限して大画
面を駆動できない。Next, after the dry etching of the drain silicon layer 45 and the stripping of the resist, platinum is sputtered in the same manner as shown in FIG. 3 (c) and heat treatment is performed at 400 ° C., as shown in FIG. 3 (g). A silicide layer 10 (platinum silicide) is formed. Next, as shown in FIG. 3 (h), 8 ITO electrodes are formed by the sputtering method, and the ITO electrodes 8 are processed on the source electrode 12 for each pixel by the same photoetching as described above. Final n +
Impurity activation heat treatment is performed at 600 ° C. to reduce the resistance of the layer. This heat treatment is the highest temperature in the process step,
The glass substrate 1 shrinks at this temperature, but since the photo-process requiring fine processing is completed, the photo-pattern shift caused by the substrate shrinkage does not occur. Further, the heat treatment at 500 ° C. or less has a small effect of shrinking the glass substrate, but the n + layer is not activated, and the resistance of the drain region 22 and the source region 21 becomes large, and the current value of the thin film transistor is limited to make a large screen. I can't drive.
次に、本発明の第２の実施例について、第４図，第５図
で説明する。第４図は本発明の１つの画素の平面図、第
５図（ａ）は第４図のＡ−Ａ′線上の断面図、第５図
（ｂ）は第４図のＢ−Ｂ′線上の断面図である。本発明
の構造上の特徴は、第五図（ａ）及び（ｂ）に示すよう
にゲート配線２の内で、少なくともノンドープ層24上に
はシリサイド層10が形成されていないことである。これ
は、第一の実施例（第１図）に比べて、ノンドープ層24
上にシリサイド層10が形成されていない効果として、ノ
ンドープ層24とゲートｎ＋層50の間のゲート絶縁膜23の
耐圧が向上する。これは、シリコン層がシリサイド層に
比べてゲート絶縁膜23上に現われる表面凹凸が小さく、
電界集中が小さくできるからである。Next, a second embodiment of the present invention will be described with reference to FIGS. 4 is a plan view of one pixel of the present invention, FIG. 5 (a) is a sectional view taken along the line AA 'in FIG. 4, and FIG. 5 (b) is taken along the line BB' in FIG. FIG. A structural feature of the present invention is that the silicide layer 10 is not formed on at least the non-doped layer 24 in the gate wiring 2 as shown in FIGS. 5 (a) and 5 (b). This is compared to the first embodiment (FIG. 1) in the non-doped layer 24.
As a result of not forming the silicide layer 10 thereon, the breakdown voltage of the gate insulating film 23 between the non-doped layer 24 and the gate n + layer 50 is improved. This is because the silicon layer has smaller surface irregularities appearing on the gate insulating film 23 than the silicide layer.
This is because the electric field concentration can be reduced.
次に、本発明の第３の実施例について、第６図，第７図
を用いて説明する。第６図は本発明の１画素の平面図、
第７図（ａ）はＡ−Ａ′線上の断面図、第７図（ｂ）は
Ｂ−Ｂ′線上の断面図である。第１及び第２の実施例と
構造上異なる特徴は、第７図の断面図で示すように、IT
O画素電極８と平行しているドレイン配線３が層間絶縁
膜11直下に埋め込まれている。この埋め込まれたドレイ
ン配線３は第１の実施例（第１図（ｂ））のドレイン領
域22と同一工程でつくられたシリコン膜に第７図（ｂ）
のシリサイド層10を被覆形成したものである。本実施例
の特有の効果は第７図（ｂ）に示すようにドレイン配線
３が絶縁膜11の下に埋込まれ、逆にITO画素電極８は絶
縁膜上に設置されているため、ITOをエツチングした際
にエツチング不良により発生する、第６図の×印で示し
た部分で生じやすいドレイン配線３とITO画素電極８と
の短絡欠陥が著しく低減されることである。Next, a third embodiment of the present invention will be described with reference to FIGS. FIG. 6 is a plan view of one pixel of the present invention,
FIG. 7A is a sectional view taken along the line AA ′, and FIG. 7B is a sectional view taken along the line BB ′. The feature that is structurally different from the first and second embodiments is that, as shown in the sectional view of FIG.
The drain wiring 3 parallel to the O pixel electrode 8 is buried immediately below the interlayer insulating film 11. The buried drain wiring 3 is formed on the silicon film formed in the same step as the drain region 22 of the first embodiment (FIG. 1 (b)) in FIG. 7 (b).
The silicide layer 10 is formed by coating. The peculiar effect of this embodiment is that the drain wiring 3 is buried under the insulating film 11 and the ITO pixel electrode 8 is installed on the insulating film, as shown in FIG. That is, the short-circuit defect between the drain wiring 3 and the ITO pixel electrode 8 which is likely to occur in the portion indicated by X in FIG.
以上の本発明の実施例では、半導体層を形成するシリコ
ン材料について特定していないが、これはPCVD法やLPCV
D法で形成する多結晶シリコンあるいは非晶質シリコン
である。シリサイド層を形成する金属材料として白金，
ドーピングの不純物としてリンを例にとつて説明した
が、本発明の主旨から明らかなように、シリサイドを形
成する材料としてタングステン，モリブデン，チタンパ
ラジウム，不純物としてボロン，ヒ素を用いて場合にも
同様の効果が得られることは言うまでもない。In the above embodiments of the present invention, the silicon material forming the semiconductor layer is not specified, but this is the PCVD method or LPCV method.
Polycrystalline silicon or amorphous silicon formed by the D method. Platinum as a metal material for forming the silicide layer,
Although phosphorus has been described as an example of an impurity for doping, as is clear from the gist of the present invention, the same applies to the case of using tungsten, molybdenum, titanium palladium as a material for forming a silicide and boron or arsenic as an impurity. It goes without saying that the effect can be obtained.
上記したアクテイブマトリクス基板は、制御回路等を有
することによつて、液晶表示装置などに使用される。The active matrix substrate described above is used in a liquid crystal display device or the like because it has a control circuit and the like.
本発明によれば、大画面液晶表示装置を実現する低抵抗
配線を有し、しかも熱処理によるガラス基板の収縮によ
るホト合せパターンずれの影響がなく、しかもITOの選
択エツチやITOと配線間のコンタクト抵抗も少なくでき
る効果がある。According to the present invention, it has a low resistance wiring for realizing a large-screen liquid crystal display device, and there is no influence of the photo-matching pattern shift due to the shrinkage of the glass substrate due to the heat treatment, and further, the selection etch of ITO and the contact between ITO and the wiring. It has the effect of reducing resistance.
第１図は本発明の第１の実施例アクテイブマトリクス基
板の断面構造、第２図は第１図に示す基板の平面構造、
第３図は第１図に示す基板の製造工程を示す断面図、第
４図は本発明の第２の実施例のアクテイブマトリクス基
板の平面図、第５図は第４図の基板の断面図、第６図は
本発明の第３の実施例のアクテイブマトリクス基板の平
面図、第７図は第６図の基板の断面図である。 １……ガラス基板、２……ゲート配線、３……ドレイン
配線、８……ITO画素電極、10……シリサイド層。FIG. 1 is a sectional structure of an active matrix substrate according to the first embodiment of the present invention, and FIG. 2 is a plane structure of the substrate shown in FIG.
3 is a sectional view showing a manufacturing process of the substrate shown in FIG. 1, FIG. 4 is a plan view of an active matrix substrate according to a second embodiment of the present invention, and FIG. 5 is a sectional view of the substrate shown in FIG. FIG. 6 is a plan view of an active matrix substrate of a third embodiment of the present invention, and FIG. 7 is a sectional view of the substrate of FIG. 1 ... glass substrate, 2 ... gate wiring, 3 ... drain wiring, 8 ... ITO pixel electrode, 10 ... silicide layer.
Claims (6)
状に交差する複数のゲート線と、これらの交差点に対応
して形成された複数の薄膜トランジスタと、これらの薄
膜トランジスタのそれぞれに接続され上記ドレイン線と
ゲート線とによって囲まれた領域に形成された複数の画
素電極とを有するアクティブマトリクス基板と、 上記アクティブマトリクス基板に対向して設けられ、上
記それぞれの画素電極に対向する共通電極を有する共通
電極基板と、 上記アクティブマトリクス基板と上記共通電極基板とに
挟持された液晶層とを有し、 上記それぞれの薄膜トランジスタは上記アクティブマト
リクス基板上に形成され両側にドレイン領域とソース領
域とを有する半導体層と、これらのドレイン領域及びゲ
ート領域を含まない上記半導体層の領域上に絶縁膜を介
して形成されたゲート電極と、上記ドレイン領域及びソ
ース領域上に形成された層間絶縁膜と、この層間絶縁膜
上に形成されたドレイン電極及びソース電極とを有し、
上記複数のゲート線及びドレイン線はそれぞれ薄膜トラ
ンジスタのゲート電極及びドレイン電極を構成し、上記
それぞれの画素電極は対応する薄膜トランジスタのソー
ス電極に接続され、 上記それぞれの薄膜トランジスタのドレイン電極及びソ
ース電極は上記層間絶縁層に開けられたスルーホールに
堆積されたｎ＋シリコンにより上記ドレイン領域及びソ
ース領域に電気的に接続され、 上記それぞれの薄膜トランジスタのゲート電極はｎ＋シ
リコン層が形成され、ゲート電極を構成する以外のゲー
ト線はｎ＋シリコン層とこの層を覆うシリサイド層が積
層され、 上記ドレイン線及びソース電極はｎ＋シリコン層とこの
層を覆うシリサイド層が積層されていることを特徴する
液晶表示装置。1. A plurality of drain lines, a plurality of gate lines intersecting them in a matrix, a plurality of thin film transistors formed corresponding to these intersections, and the drain lines connected to each of these thin film transistors. An active matrix substrate having a plurality of pixel electrodes formed in a region surrounded by a gate line, and a common electrode having a common electrode provided so as to face the active matrix substrate and facing each of the pixel electrodes. A semiconductor layer having a substrate, a liquid crystal layer sandwiched between the active matrix substrate and the common electrode substrate, each thin film transistor being formed on the active matrix substrate and having a drain region and a source region on both sides; , Of the semiconductor layer not including these drain region and gate region A gate electrode formed through an insulating film on frequency, and the drain and source regions on the formed interlayer insulating film, a drain electrode and a source electrode formed on the interlayer insulating film,
The plurality of gate lines and the drain lines respectively form a gate electrode and a drain electrode of a thin film transistor, the respective pixel electrodes are connected to the source electrodes of the corresponding thin film transistors, and the drain electrodes and source electrodes of the respective thin film transistors are the interlayers. The n + silicon is electrically connected to the drain region and the source region by n + silicon deposited in a through hole formed in the insulating layer, and the n + silicon layer is formed on the gate electrode of each of the thin film transistors, except for constituting the gate electrode. A liquid crystal display device, wherein the gate line is formed by laminating an n + silicon layer and a silicide layer covering this layer, and the drain line and the source electrode are laminated by an n + silicon layer and a silicide layer covering this layer.
積されたｎ＋シリコンはPCVD法又はLPCVD法より形成さ
れることを特徴とする液晶表示装置。2. The liquid crystal display device according to claim 1, wherein the n + silicon deposited in the through hole is formed by a PCVD method or an LPCVD method.
ブマトリクス基板上の上記ドレイン線と上記画素電極の
端部とが平行している部分はドレイン配線が上記層間絶
縁層の下に形成されていることを特徴とする液晶表示装
置。3. The drain wiring is formed under the interlayer insulating layer in the portion where the drain line on the active matrix substrate and the end portion of the pixel electrode are parallel to each other, according to claim 1 or 2. A liquid crystal display device characterized in that
サイド層のシリサイドを形成する材料は白金、モリブデ
ン、タングステン又はチタンであることを特徴とする液
晶表示装置。4. The liquid crystal display device according to claim 1, 2 or 3, wherein the material forming the silicide of the silicide layer is platinum, molybdenum, tungsten or titanium.
記ｎ＋シリコン層のシリコン材料は多結晶シリコン、非
晶質シリコン又両者の複合であることを特徴とする液晶
表示装置。5. A liquid crystal display device according to claim 1, wherein the silicon material of the n + silicon layer is polycrystalline silicon, amorphous silicon or a composite of both.
記画素電極はインジウムスズ酸化物を含んで形成される
ITO膜であることを特徴とする液晶表示装置。6. The pixel electrode according to claim 1, wherein the pixel electrode includes indium tin oxide.
A liquid crystal display device characterized by being an ITO film.
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| JP6622289A JPH07122718B2 (en) | 1989-03-20 | 1989-03-20 | Liquid crystal display |
Applications Claiming Priority (1)
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| JP6622289A JPH07122718B2 (en) | 1989-03-20 | 1989-03-20 | Liquid crystal display |
Publications (2)
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|---|---|
| JPH02245739A JPH02245739A (en) | 1990-10-01 |
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Family
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Family Applications (1)
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1989
- 1989-03-20 JP JP6622289A patent/JPH07122718B2/en not_active Expired - Lifetime
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