JPH06130405A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- JPH06130405A JPH06130405A JP28269492A JP28269492A JPH06130405A JP H06130405 A JPH06130405 A JP H06130405A JP 28269492 A JP28269492 A JP 28269492A JP 28269492 A JP28269492 A JP 28269492A JP H06130405 A JPH06130405 A JP H06130405A
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Abstract
(57)【要約】
【目的】 液晶表示装置の製造方法に関し、製造歩留り
に対して特に大きな影響を与えているフォト・マスクを
用いたパターニング工程の回数を低減させようとする。 【構成】 基板１上にゲート電極２とゲート・バス・ラ
イン３を形成し、ゲート絶縁膜４と活性層５とチャネル
保護膜６を順に成膜し、チャネル保護膜６をパターニン
グし、電極コンタクト層７を形成し、電極コンタクト層
７と活性層５をアイランド化し、ＩＴＯ膜とＭｏ膜の積
層体を形成し、ソース電極と画素電極とドレイン電極と
ドレイン・バス・ラインの各パターンをもち且つ画素電
極のパターン部分にスリット１３Ａをもつレジスト膜１
３を形成してから前記積層体をパターニングしてソース
電極８と画素電極１１とドレイン電極９とドレイン・バ
ス・ライン１０を形成し、Ｍｏ膜のみをオーバ・エッチ
ングして画素電極１１を表出させる。
に対して特に大きな影響を与えているフォト・マスクを
用いたパターニング工程の回数を低減させようとする。 【構成】 基板１上にゲート電極２とゲート・バス・ラ
イン３を形成し、ゲート絶縁膜４と活性層５とチャネル
保護膜６を順に成膜し、チャネル保護膜６をパターニン
グし、電極コンタクト層７を形成し、電極コンタクト層
７と活性層５をアイランド化し、ＩＴＯ膜とＭｏ膜の積
層体を形成し、ソース電極と画素電極とドレイン電極と
ドレイン・バス・ラインの各パターンをもち且つ画素電
極のパターン部分にスリット１３Ａをもつレジスト膜１
３を形成してから前記積層体をパターニングしてソース
電極８と画素電極１１とドレイン電極９とドレイン・バ
ス・ライン１０を形成し、Ｍｏ膜のみをオーバ・エッチ
ングして画素電極１１を表出させる。
Description
【０００１】
【産業上の利用分野】本発明は、ラップ・トップ・パソ
コンや壁掛けテレビジョンに於ける画像表示を行なう液
晶表示パネルを駆動する薄膜トランジスタ（ｔｈｉｎ
ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）や薄膜ダイ
オード（ｔｈｉｎ ｆｉｌｍ ｄｉｏｄｅ：ＴＦＤ）な
どのマトリクスを作り付けた液晶表示装置を製造する方
法の改良に関する。
コンや壁掛けテレビジョンに於ける画像表示を行なう液
晶表示パネルを駆動する薄膜トランジスタ（ｔｈｉｎ
ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）や薄膜ダイ
オード（ｔｈｉｎ ｆｉｌｍ ｄｉｏｄｅ：ＴＦＤ）な
どのマトリクスを作り付けた液晶表示装置を製造する方
法の改良に関する。
【０００２】ＴＦＴマトリクスやＴＦＤマトリクスを用
いた液晶表示パネルは、その表示品質がＣＲＴ（ｃａｔ
ｈｏｄｅ−ｒａｙ ｔｕｂｅ）に匹敵する程度に向上し
てきたことが認知されつつあるが、未だ、断線、短絡、
ＴＦＴ特性分布など製造工程中の歩留りが低い旨の問題
があり、これを解消しなければならない。
いた液晶表示パネルは、その表示品質がＣＲＴ（ｃａｔ
ｈｏｄｅ−ｒａｙ ｔｕｂｅ）に匹敵する程度に向上し
てきたことが認知されつつあるが、未だ、断線、短絡、
ＴＦＴ特性分布など製造工程中の歩留りが低い旨の問題
があり、これを解消しなければならない。
【０００３】
【従来の技術】例えば、ＴＦＴマトリクスを製造する場
合、工業生産として成り立つプロセスでは、５枚乃至８
枚のフォト・マスクを用いたパターニング工程が必要で
ある。
合、工業生産として成り立つプロセスでは、５枚乃至８
枚のフォト・マスクを用いたパターニング工程が必要で
ある。
【０００４】図５乃至図１０は従来の技術を解説する為
の工程要所に於けるＴＦＴマトリクスの要部説明図であ
り、各図に於いて、（Ａ）は要部平面、（Ｂ）は線Ｘ−
Ｘに沿う断面をそれぞれ表し、そして、要部平面（Ａ）
に於いては、簡明にする為、積層されている層の図示を
一部省略したものがある。以下、これ等の図を参照しつ
つ製造工程を説明するが、ここで対象にしているのは、
アモルファス・シリコン（ａ−Ｓｉ）を半導体活性層と
して用いた逆スタガード型絶縁ゲートＴＦＴをスイッチ
ング素子としたＴＦＴマトリクスである。
の工程要所に於けるＴＦＴマトリクスの要部説明図であ
り、各図に於いて、（Ａ）は要部平面、（Ｂ）は線Ｘ−
Ｘに沿う断面をそれぞれ表し、そして、要部平面（Ａ）
に於いては、簡明にする為、積層されている層の図示を
一部省略したものがある。以下、これ等の図を参照しつ
つ製造工程を説明するが、ここで対象にしているのは、
アモルファス・シリコン（ａ−Ｓｉ）を半導体活性層と
して用いた逆スタガード型絶縁ゲートＴＦＴをスイッチ
ング素子としたＴＦＴマトリクスである。
【０００５】図５参照 ５−（１） ガラスなどの透明絶縁体からなる基板１上にＴｉ膜を形
成する。 ５−（２） リソグラフィ技術に於けるレジスト・プロセス及び反応
性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅ
ｔｃｈｉｎｇ：ＲＩＥ）法を適用し、工程５−（１）で
形成したＴｉ膜のパターニングを行なってゲート電極２
及びゲート・バス・ライン（走査バス・ライン）３を形
成する。 ５−（３） 窒化シリコン（ＳｉＮ）からなるゲート絶縁膜４、ａ−
Ｓｉからなる活性層５、窒化シリコン（ＳｉＮ）からな
るチャネル保護膜６を形成する。
成する。 ５−（２） リソグラフィ技術に於けるレジスト・プロセス及び反応
性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅ
ｔｃｈｉｎｇ：ＲＩＥ）法を適用し、工程５−（１）で
形成したＴｉ膜のパターニングを行なってゲート電極２
及びゲート・バス・ライン（走査バス・ライン）３を形
成する。 ５−（３） 窒化シリコン（ＳｉＮ）からなるゲート絶縁膜４、ａ−
Ｓｉからなる活性層５、窒化シリコン（ＳｉＮ）からな
るチャネル保護膜６を形成する。
【０００６】図６参照 ６−（１） リソグラフィ技術に於けるレジスト・プロセス及びウエ
ット・エッチング法を適用し、工程５−（３）で形成し
たチャネル保護膜６のパターニングを行なって、ゲート
電極２よりも幅が狭いチャネル保護膜６をゲート電極２
上にのみ残すようにする。
ット・エッチング法を適用し、工程５−（３）で形成し
たチャネル保護膜６のパターニングを行なって、ゲート
電極２よりも幅が狭いチャネル保護膜６をゲート電極２
上にのみ残すようにする。
【０００７】図７参照 ７−（１） 全面にｎ+ −ａ−Ｓｉからなる電極コンタクト層７を形
成する。 ７−（２） リソグラフィ技術に於けるレジスト・プロセス及びＲＩ
Ｅ法を適用し、電極コンタクト層７及び活性層５のパタ
ーニングを行なう。これに依って、電極コンタクト層７
及び活性層５のａ−Ｓｉ層はアイランド化されたことに
なる。
成する。 ７−（２） リソグラフィ技術に於けるレジスト・プロセス及びＲＩ
Ｅ法を適用し、電極コンタクト層７及び活性層５のパタ
ーニングを行なう。これに依って、電極コンタクト層７
及び活性層５のａ−Ｓｉ層はアイランド化されたことに
なる。
【０００８】図８参照 ８−（１） 全面にＴｉ膜を形成する。 ８−（２） リソグラフィ技術に於けるレジスト・プロセス及びプラ
ズマ・エッチング法を適用し、工程８−（１）で形成し
たＴｉ膜のパターニングを行なってソース電極８、ドレ
イン電極９、ドレイン・バス・ライン（信号バス・ライ
ン）１０を形成する。
ズマ・エッチング法を適用し、工程８−（１）で形成し
たＴｉ膜のパターニングを行なってソース電極８、ドレ
イン電極９、ドレイン・バス・ライン（信号バス・ライ
ン）１０を形成する。
【０００９】図９及び図１０参照 ９−（１） リソグラフィ技術に於けるレジスト・プロセス及びプラ
ズマ・エッチング法を適用し、ゲート・バス・ライン３
の端に在るゲート・バス端子部３Ａを覆うゲート絶縁膜
４の選択的エッチングを行なって開口を形成する。 ９−（２） 全面にＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）膜
を形成する。
ズマ・エッチング法を適用し、ゲート・バス・ライン３
の端に在るゲート・バス端子部３Ａを覆うゲート絶縁膜
４の選択的エッチングを行なって開口を形成する。 ９−（２） 全面にＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）膜
を形成する。
【００１０】９−（３） リソグラフィ技術に於けるレジスト・プロセス及びウエ
ット・エッチング法を適用することに依り、工程９−
（２）で形成したＩＴＯ膜のパターニングを行なって画
素電極１１及びゲート・バス端子１２を形成する。 ９−（４） この後、最終保護膜を形成し、これをリソグラフィ技術
でパターニングする必要がある。
ット・エッチング法を適用することに依り、工程９−
（２）で形成したＩＴＯ膜のパターニングを行なって画
素電極１１及びゲート・バス端子１２を形成する。 ９−（４） この後、最終保護膜を形成し、これをリソグラフィ技術
でパターニングする必要がある。
【００１１】前記説明した工程に於いて、バス・ライン
の低抵抗化が要求される場合には、また、バス・ライン
のみを別途パターニングすることもあり、これに依って
更にパターニング工程は増加する。
の低抵抗化が要求される場合には、また、バス・ライン
のみを別途パターニングすることもあり、これに依って
更にパターニング工程は増加する。
【００１２】ここで、バス・ラインの低抵抗化について
若干詳細に説明しよう。一般に、バス・ラインに対する
要求抵抗は、例えば約２６〔cm〕（１０．４〔吋〕）中
精細カラーパネル（ゲート：４８０ライン、ドレイン６
４０×３ライン）に於いて、ゲート・バス・ラインは２
０〔ｋΩ〕以下、ドレイン・バス・ラインは３５〔ｋ
Ω〕以下である。
若干詳細に説明しよう。一般に、バス・ラインに対する
要求抵抗は、例えば約２６〔cm〕（１０．４〔吋〕）中
精細カラーパネル（ゲート：４８０ライン、ドレイン６
４０×３ライン）に於いて、ゲート・バス・ラインは２
０〔ｋΩ〕以下、ドレイン・バス・ラインは３５〔ｋ
Ω〕以下である。
【００１３】この要求は、ポケット型テレビジョン用や
投射型テレビジョン用などのように小型のものについて
は要求が緩く、ワークステーション用やＨＤＴＶ用など
のように大型のものについては要求が厳しくなる。
投射型テレビジョン用などのように小型のものについて
は要求が緩く、ワークステーション用やＨＤＴＶ用など
のように大型のものについては要求が厳しくなる。
【００１４】ＴＦＴ構造が本発明が対象としているよう
な下ゲート・スタガード型の場合、ゲート・バス・ライ
ンの方が低抵抗化に対する要求は厳しいのであるが、 絶縁膜の下地になるので厚くすることができない、 最表面に低抵抗材料のＡｌを用いることができな
い、即ち、Ａｌ上に高温プロセスで絶縁膜を成膜すると
ヒロックやホイスカなどが発生し絶縁性を確保できな
い、 ゲート電極材を厚くする場合、テーパ・エッチング
のような特殊な技術を用いることが必要となる、 などの問題が起こる。
な下ゲート・スタガード型の場合、ゲート・バス・ライ
ンの方が低抵抗化に対する要求は厳しいのであるが、 絶縁膜の下地になるので厚くすることができない、 最表面に低抵抗材料のＡｌを用いることができな
い、即ち、Ａｌ上に高温プロセスで絶縁膜を成膜すると
ヒロックやホイスカなどが発生し絶縁性を確保できな
い、 ゲート電極材を厚くする場合、テーパ・エッチング
のような特殊な技術を用いることが必要となる、 などの問題が起こる。
【００１５】このような問題を回避する為の一手段とし
て、Ａｌを最下層にゲート・バス・ラインとして形成し
た後、そのＡｌからなるゲート・バス・ラインを完全に
覆うようにＴｉやＣｒなどの高融点金属からなるゲート
・バス・ライン兼ゲート電極として形成する場合があ
り、これが前記した別途パターニングに相当するもので
ある。
て、Ａｌを最下層にゲート・バス・ラインとして形成し
た後、そのＡｌからなるゲート・バス・ラインを完全に
覆うようにＴｉやＣｒなどの高融点金属からなるゲート
・バス・ライン兼ゲート電極として形成する場合があ
り、これが前記した別途パターニングに相当するもので
ある。
【００１６】尚、下ゲート・スタガード型の場合、ドレ
イン・バス・ラインはゲート絶縁膜の上層になること及
び要求抵抗が然程厳しくないことなどから、通常は別パ
ターニングを必要としないが、選択エッチング性やエッ
チング・シフトの制御など、プロセス上の要求や断線に
対する冗長構成を得る為に多層化する場合があり、その
際には、当然、別パターニングが必要となる。
イン・バス・ラインはゲート絶縁膜の上層になること及
び要求抵抗が然程厳しくないことなどから、通常は別パ
ターニングを必要としないが、選択エッチング性やエッ
チング・シフトの制御など、プロセス上の要求や断線に
対する冗長構成を得る為に多層化する場合があり、その
際には、当然、別パターニングが必要となる。
【００１７】
【発明が解決しようとする課題】図５乃至図１０につい
て説明した従来の技術に於いては、七回から八回のパタ
ーニング工程を必要としていることが明らかである。一
般に、パターニング工程は製造歩留りに大きく影響する
ので、一回でも少ない方が望ましい。そこで、
て説明した従来の技術に於いては、七回から八回のパタ
ーニング工程を必要としていることが明らかである。一
般に、パターニング工程は製造歩留りに大きく影響する
ので、一回でも少ない方が望ましい。そこで、
【００１８】 チャネル保護膜を用いない、 ａ−Ｓｉ層のアイランド化とソース電極・ドレイン
電極・ドレイン・バス・ラインのパターニングとを同時
に行なう、 ゲート端子部を表出するエッチングや最終保護膜の
パターニングをマスク成膜することで省略する、 などの工夫がなされてきた。
電極・ドレイン・バス・ラインのパターニングとを同時
に行なう、 ゲート端子部を表出するエッチングや最終保護膜の
パターニングをマスク成膜することで省略する、 などの工夫がなされてきた。
【００１９】然しながら、前記乃至の何れに於いて
も、次に説明するように何らかの問題が発生する。 前記の場合 現在、ａ−Ｓｉを用いた液晶駆動用ＴＦＴマトリクスの
製造プロセスは、チャネル保護膜を使用する通称エッチ
ング・ストッパ型とチャネル保護膜を使用しない通称チ
ャネル・エッチング型とに大別される。チャネル・エッ
チング型の場合、ノンドープａ−Ｓｉとｎ+ −ａ−Ｓｉ
を連続成膜することからプラズマ化学気相堆積工程が少
なくなること、また、チャネル保護膜をアイランド化す
る必要がないからパターニング工程が一工程少なくなる
などの利点がある。
も、次に説明するように何らかの問題が発生する。 前記の場合 現在、ａ−Ｓｉを用いた液晶駆動用ＴＦＴマトリクスの
製造プロセスは、チャネル保護膜を使用する通称エッチ
ング・ストッパ型とチャネル保護膜を使用しない通称チ
ャネル・エッチング型とに大別される。チャネル・エッ
チング型の場合、ノンドープａ−Ｓｉとｎ+ −ａ−Ｓｉ
を連続成膜することからプラズマ化学気相堆積工程が少
なくなること、また、チャネル保護膜をアイランド化す
る必要がないからパターニング工程が一工程少なくなる
などの利点がある。
【００２０】然しながら、通常、ａ−Ｓｉとｎ+ −ａ−
Ｓｉとの積層膜のうち、ｎ+ −ａ−Ｓｉのみを選択的に
除去することが必要となるが、両者は選択エッチングす
ることができないから、ａ−Ｓｉは予め厚く形成してお
かなければならず、ａ−Ｓｉが厚い場合、成膜装置のク
リーニング・サイクルが短くなって稼働率が低下し、ま
た、光電導に依ってＴＦＴのオフ電流が上昇するなどの
問題を生ずる。
Ｓｉとの積層膜のうち、ｎ+ −ａ−Ｓｉのみを選択的に
除去することが必要となるが、両者は選択エッチングす
ることができないから、ａ−Ｓｉは予め厚く形成してお
かなければならず、ａ−Ｓｉが厚い場合、成膜装置のク
リーニング・サイクルが短くなって稼働率が低下し、ま
た、光電導に依ってＴＦＴのオフ電流が上昇するなどの
問題を生ずる。
【００２１】前記の場合 ａ−Ｓｉ／ｎ+ −ａ−Ｓｉ／ドレイン・バス・ライン用
メタルの積層膜を同時にエッチングした後、画素電極の
ＩＴＯ膜でカバーしてソース電極と画素電極との電気的
接続を行うことが必要であるが、順テーパ形状にエッチ
ングしないと断線の虞が極めて大きくなり、特にドレイ
ン・バス・ラインを低抵抗化する為に膜厚を厚くした場
合に段差切れが起こり易い旨の問題がある。
メタルの積層膜を同時にエッチングした後、画素電極の
ＩＴＯ膜でカバーしてソース電極と画素電極との電気的
接続を行うことが必要であるが、順テーパ形状にエッチ
ングしないと断線の虞が極めて大きくなり、特にドレイ
ン・バス・ラインを低抵抗化する為に膜厚を厚くした場
合に段差切れが起こり易い旨の問題がある。
【００２２】前記の場合 最終保護膜は、ＴＦＴの防湿を目的として形成するの
で、必ずしも一画素毎に開口を形成することは必要な
い。その除去が不可欠であるのは端子部なのであるが、
その部分のパターンは、比較的粗であることから、最終
保護膜を成膜する際、基板上にメタル・マスクを介挿し
て端子部のみ成膜しない旨の手段を採ることができるの
である。然しながら、その場合、当然のことながら成膜
工程は複雑化し、端子部／メタル・マスク間への最終保
護膜の回り込みに起因する端子の接触性劣化の問題を生
ずることになる。
で、必ずしも一画素毎に開口を形成することは必要な
い。その除去が不可欠であるのは端子部なのであるが、
その部分のパターンは、比較的粗であることから、最終
保護膜を成膜する際、基板上にメタル・マスクを介挿し
て端子部のみ成膜しない旨の手段を採ることができるの
である。然しながら、その場合、当然のことながら成膜
工程は複雑化し、端子部／メタル・マスク間への最終保
護膜の回り込みに起因する端子の接触性劣化の問題を生
ずることになる。
【００２３】本発明は、通常のＴＦＴやＴＦＤのマトリ
クスを作り付けた液晶表示装置の製造工程に於いては不
可欠と考えられ、しかも、製造歩留りに対して特に大き
な影響を与えているフォト・マスクを用いたパターニン
グ工程の回数を低減させようとする。
クスを作り付けた液晶表示装置の製造工程に於いては不
可欠と考えられ、しかも、製造歩留りに対して特に大き
な影響を与えているフォト・マスクを用いたパターニン
グ工程の回数を低減させようとする。
【００２４】
【課題を解決するための手段】図５乃至図１０について
説明した従来の技術に於いて、複数回のパターニングを
行なって作成していた部分を纏めて一回のパターニング
で完成させ、フォト・マスクを用いたパターニング工程
の回数を減少させようとする場合、パターニングの面の
みからすると、実現の可能性が大きいのはソース電極及
びドレイン電極と画素電極との同時パターニングであ
る。
説明した従来の技術に於いて、複数回のパターニングを
行なって作成していた部分を纏めて一回のパターニング
で完成させ、フォト・マスクを用いたパターニング工程
の回数を減少させようとする場合、パターニングの面の
みからすると、実現の可能性が大きいのはソース電極及
びドレイン電極と画素電極との同時パターニングであ
る。
【００２５】即ち、画素電極用材料膜とソース及びドレ
イン各電極用材料膜とを積層して形成し、その積層体を
一枚のフォト・マスクを用いてパターニングし、画素電
極及びソース電極及びドレイン電極のパターンを同時に
形成するのであるが、実際には行なわれない。
イン各電極用材料膜とを積層して形成し、その積層体を
一枚のフォト・マスクを用いてパターニングし、画素電
極及びソース電極及びドレイン電極のパターンを同時に
形成するのであるが、実際には行なわれない。
【００２６】その理由は、勿論、画素電極が透明でなけ
ればならないことにあり、前記の場合、画素電極上に在
るソース及びドレイン各電極用材料膜を除去することが
必要であって、その為にフォト・マスクを用いたので
は、積層体を同時にパターニングした意味が失われてし
まう。
ればならないことにあり、前記の場合、画素電極上に在
るソース及びドレイン各電極用材料膜を除去することが
必要であって、その為にフォト・マスクを用いたので
は、積層体を同時にパターニングした意味が失われてし
まう。
【００２７】従って、画素電極及びソース電極及びドレ
イン電極のパターンを同時に形成するには、何らかの工
夫が必要である。
イン電極のパターンを同時に形成するには、何らかの工
夫が必要である。
【００２８】本発明に依る液晶表示装置の製造方法で
は、透明絶縁体基板上に複数の行電極と複数の列電極が
形成されて交差し、各交差点ごとに少なくとも薄膜トラ
ンジスタ及び画素電極が配設され、各薄膜トランジスタ
のソース電極は画素電極に、ドレイン電極は列電極に、
ゲート電極は行電極にそれぞれ接続されてなる薄膜トラ
ンジスタ・マトリクスを製造する方法であって、画素電
極材料膜（例えばＩＴＯ膜）及び金属膜（例えばＭｏ
膜）からなる積層体を全面に形成する工程と、次いで、
ソース電極及び画素電極が一体化されたパターン及びド
レイン電極及びドレイン・バス・ラインが一体化された
パターンをもち且つ画素電極のパターン部分には並列す
るスリット（例えばスリット１３Ａ）をもったレジスト
膜（例えばレジスト膜１３）を形成する工程と、次い
で、前記レジスト膜をマスクとして前記金属膜及び画素
電極材料膜からなる積層体のパターニングを行なってソ
ース電極（例えばソース電極８）及び画素電極（例えば
画素電極１１）及びドレイン電極（例えばドレイン電極
９）及びドレイン・バス・ライン（例えばドレイン・バ
ス・ライン１０）を形成する工程と、次いで、前記金属
膜のみをオーバ・エッチングして画素電極となるべき画
素電極材料膜上の前記スリット間に在る金属膜を除去す
る工程とが含まれてなることを特徴とする。
は、透明絶縁体基板上に複数の行電極と複数の列電極が
形成されて交差し、各交差点ごとに少なくとも薄膜トラ
ンジスタ及び画素電極が配設され、各薄膜トランジスタ
のソース電極は画素電極に、ドレイン電極は列電極に、
ゲート電極は行電極にそれぞれ接続されてなる薄膜トラ
ンジスタ・マトリクスを製造する方法であって、画素電
極材料膜（例えばＩＴＯ膜）及び金属膜（例えばＭｏ
膜）からなる積層体を全面に形成する工程と、次いで、
ソース電極及び画素電極が一体化されたパターン及びド
レイン電極及びドレイン・バス・ラインが一体化された
パターンをもち且つ画素電極のパターン部分には並列す
るスリット（例えばスリット１３Ａ）をもったレジスト
膜（例えばレジスト膜１３）を形成する工程と、次い
で、前記レジスト膜をマスクとして前記金属膜及び画素
電極材料膜からなる積層体のパターニングを行なってソ
ース電極（例えばソース電極８）及び画素電極（例えば
画素電極１１）及びドレイン電極（例えばドレイン電極
９）及びドレイン・バス・ライン（例えばドレイン・バ
ス・ライン１０）を形成する工程と、次いで、前記金属
膜のみをオーバ・エッチングして画素電極となるべき画
素電極材料膜上の前記スリット間に在る金属膜を除去す
る工程とが含まれてなることを特徴とする。
【００２９】
【作用】前記手段を採ることに依り、液晶表示装置の製
造工程で適用されてきたフォト・マスクを使用するリソ
グラフィ工程の回数を著しく減少させることができ、従
って、薄膜トランジスタ・マトリクス或いは薄膜ダイオ
ード・マトリクスなどの製造歩留り、延いては液晶表示
パネルの製造歩留りを大きく向上させることが可能とな
り、そのコスト低下に寄与するところは大きい。
造工程で適用されてきたフォト・マスクを使用するリソ
グラフィ工程の回数を著しく減少させることができ、従
って、薄膜トランジスタ・マトリクス或いは薄膜ダイオ
ード・マトリクスなどの製造歩留り、延いては液晶表示
パネルの製造歩留りを大きく向上させることが可能とな
り、そのコスト低下に寄与するところは大きい。
【００３０】
【実施例】図１乃至図４は本発明の実施例を解説する為
の工程要所に於けるＴＦＴマトリクスの要部説明図であ
り、図中、（Ａ）は要部平面、（Ｂ）は線Ｙ−Ｙに沿う
断面、（Ｃ）は線Ｘ−Ｘに沿う断面をそれぞれ表し、要
部平面（Ａ）では、簡明にする為、積層されている層の
図示を一部省略したものがあり、また、図５乃至図１０
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
の工程要所に於けるＴＦＴマトリクスの要部説明図であ
り、図中、（Ａ）は要部平面、（Ｂ）は線Ｙ−Ｙに沿う
断面、（Ｃ）は線Ｘ−Ｘに沿う断面をそれぞれ表し、要
部平面（Ａ）では、簡明にする為、積層されている層の
図示を一部省略したものがあり、また、図５乃至図１０
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
【００３１】以下、図１乃至図４を参照しつつ詳細に説
明するが、図１に見られる状態に在るＴＦＴマトリクス
が得られるまでの工程は、図５乃至図１０について説明
した従来の技術と変わりないので、そこまでの工程につ
いては、次に概略を説明するが、必要あれば、図５乃至
図７を参考にされると良い。
明するが、図１に見られる状態に在るＴＦＴマトリクス
が得られるまでの工程は、図５乃至図１０について説明
した従来の技術と変わりないので、そこまでの工程につ
いては、次に概略を説明するが、必要あれば、図５乃至
図７を参考にされると良い。
【００３２】（１）スパッタリング法を適用することに
依り、ガラスなどの透明絶縁体からなる基板１上に厚さ
例えば８０〔ｎｍ〕のＴｉ膜を形成する。
依り、ガラスなどの透明絶縁体からなる基板１上に厚さ
例えば８０〔ｎｍ〕のＴｉ膜を形成する。
【００３３】（２）リソグラフィ技術に於けるレジスト
・プロセス並びにエッチング・ガスをＢＣｌ3 ＋Ｃｌ2
とするＲＩＥ法を適用することに依り、前記工程（１）
で形成したＴｉ膜のパターニングを行なってゲート電極
２及びゲート・バス・ライン３を形成する。
・プロセス並びにエッチング・ガスをＢＣｌ3 ＋Ｃｌ2
とするＲＩＥ法を適用することに依り、前記工程（１）
で形成したＴｉ膜のパターニングを行なってゲート電極
２及びゲート・バス・ライン３を形成する。
【００３４】（３）ベース・ガスをＳｉＨ4 とするプラ
ズマ化学気相堆積（ｐｌａｓｍａ ｃｈｅｍｉｃａｌ
ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）法
を適用することに依り、 厚さ例えば４００〔ｎｍ〕のＳｉＮからなるゲート絶縁
膜４ 厚さ例えば１５〔ｎｍ〕乃至５０〔ｎｍ〕のａ−Ｓｉか
らなる活性層５ 厚さ例えば１２０〔ｎｍ〕のＳｉＮからなるチャネル保
護膜６ を順に形成する。
ズマ化学気相堆積（ｐｌａｓｍａ ｃｈｅｍｉｃａｌ
ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）法
を適用することに依り、 厚さ例えば４００〔ｎｍ〕のＳｉＮからなるゲート絶縁
膜４ 厚さ例えば１５〔ｎｍ〕乃至５０〔ｎｍ〕のａ−Ｓｉか
らなる活性層５ 厚さ例えば１２０〔ｎｍ〕のＳｉＮからなるチャネル保
護膜６ を順に形成する。
【００３５】（４）リソグラフィ技術に於けるレジスト
・プロセスを適用することに依り、ゲート電極２上にの
み、ゲート電極２よりも幅が狭いチャネル保護膜６を残
す為のパターンをもつレジスト膜を形成する。
・プロセスを適用することに依り、ゲート電極２上にの
み、ゲート電極２よりも幅が狭いチャネル保護膜６を残
す為のパターンをもつレジスト膜を形成する。
【００３６】（５）緩衝フッ化水素酸をエッチング液と
するウエット・エッチング法を適用することに依り、チ
ャネル保護膜６のエッチングを行なって、ゲート電極２
よりも幅が狭い形状にパターニングする。
するウエット・エッチング法を適用することに依り、チ
ャネル保護膜６のエッチングを行なって、ゲート電極２
よりも幅が狭い形状にパターニングする。
【００３７】（６）レジスト剥離液中に浸漬して前記工
程（４）で形成したレジスト膜を除去してから、Ｐ−Ｃ
ＶＤ法を適用することに依り、Ｐをドーピングした厚さ
例えば５０〔ｎｍ〕のｎ+ −ａ−Ｓｉからなる電極コン
タクト層７を形成する。
程（４）で形成したレジスト膜を除去してから、Ｐ−Ｃ
ＶＤ法を適用することに依り、Ｐをドーピングした厚さ
例えば５０〔ｎｍ〕のｎ+ −ａ−Ｓｉからなる電極コン
タクト層７を形成する。
【００３８】（７）リソグラフィ技術に於けるレジスト
・プロセス並びにエッチング・ガスをＣＦ4 系ガスとす
るＲＩＥ法を適用することに依り、電極コンタクト層７
及び活性層５のパターニングを行ってアイランド化す
る。
・プロセス並びにエッチング・ガスをＣＦ4 系ガスとす
るＲＩＥ法を適用することに依り、電極コンタクト層７
及び活性層５のパターニングを行ってアイランド化す
る。
【００３９】ここからは、図１に見られる状態に結び付
くので、以下は図を参照しつつ説明する。 図１参照 １−（１） スパッタリング法を適用することに依り、厚さ例えば８
０〔ｎｍ〕のＩＴＯ膜及び厚さ例えば３００〔ｎｍ〕の
Ｍｏ膜を順に形成する。尚、Ｍｏ膜は他の金属膜、例え
ばＴｉ膜に代替することができる。このＩＴＯ膜及びＭ
ｏ膜の成膜に先立ち、薄いフッ化水素酸系エッチング液
によるスライト・エッチングを行なったり、或いは、Ｈ
2 プラズマ処理を行なってｎ+ −ａ−Ｓｉからなる電極
コンタクト層７表面の自然酸化膜を除去することは良好
なオーミック・コンタクトを得る上で大変好ましい。
くので、以下は図を参照しつつ説明する。 図１参照 １−（１） スパッタリング法を適用することに依り、厚さ例えば８
０〔ｎｍ〕のＩＴＯ膜及び厚さ例えば３００〔ｎｍ〕の
Ｍｏ膜を順に形成する。尚、Ｍｏ膜は他の金属膜、例え
ばＴｉ膜に代替することができる。このＩＴＯ膜及びＭ
ｏ膜の成膜に先立ち、薄いフッ化水素酸系エッチング液
によるスライト・エッチングを行なったり、或いは、Ｈ
2 プラズマ処理を行なってｎ+ −ａ−Ｓｉからなる電極
コンタクト層７表面の自然酸化膜を除去することは良好
なオーミック・コンタクトを得る上で大変好ましい。
【００４０】１−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、画素電極とソース電極とが一体化された
パターン及びドレイン電極とドレイン・バス・ラインと
が一体化されたパターンをもち、更に、画素電極のパタ
ーン部分には、幅が例えば２〔μｍ〕乃至３〔μｍ〕の
スリット１３Ａをもったレジスト膜１３を形成する。
ることに依り、画素電極とソース電極とが一体化された
パターン及びドレイン電極とドレイン・バス・ラインと
が一体化されたパターンをもち、更に、画素電極のパタ
ーン部分には、幅が例えば２〔μｍ〕乃至３〔μｍ〕の
スリット１３Ａをもったレジスト膜１３を形成する。
【００４１】図２参照 ２−（１） レジスト膜１３をマスクとし、そして、エッチング・ガ
スをＣＦ4 ＋Ｏ2 系ガスとするＣＤＥ（ｃｈｅｍｉｃａ
ｌ ｄｒｙ ｅｔｃｈｉｎｇ）法を適用することに依っ
て、前記工程１−（１）で形成したＭｏ膜のパターニン
グを行なう。尚、ＣＤＥ法は、ウエット・エッチング法
と同様、等方性エッチングを行うことが可能である。
スをＣＦ4 ＋Ｏ2 系ガスとするＣＤＥ（ｃｈｅｍｉｃａ
ｌ ｄｒｙ ｅｔｃｈｉｎｇ）法を適用することに依っ
て、前記工程１−（１）で形成したＭｏ膜のパターニン
グを行なう。尚、ＣＤＥ法は、ウエット・エッチング法
と同様、等方性エッチングを行うことが可能である。
【００４２】２−（２） レジスト膜１３をマスクとし、また、エッチャントを
（ＨＣｌ＋ＨＮＯ3 ）混合液或いは（ＨＣｌ＋ＦｅＣｌ
2 ）混合液とするウエット・エッチング法を適用するこ
とに依って、前記工程１−（１）で形成したＩＴＯ膜の
パターニングを行なう。
（ＨＣｌ＋ＨＮＯ3 ）混合液或いは（ＨＣｌ＋ＦｅＣｌ
2 ）混合液とするウエット・エッチング法を適用するこ
とに依って、前記工程１−（１）で形成したＩＴＯ膜の
パターニングを行なう。
【００４３】図３参照 ３−（１） レジスト膜１３をマスクとし、また、エッチャントをリ
ン酸系エッチング液とするウエット・エッチング法或い
はエッチング・ガスをＣＦ4 ＋Ｏ2 ガスとするＣＤＥ法
を適用することに依って、パターニングされたＭｏ膜の
みにオーバ・エッチングを加え、スリット１３Ａ間に在
るＭｏ膜を完全に除去する。ＣＤＥ法はウエット・エッ
チング法と同様、等方性エッチングを行うことが可能で
ある。尚、これに依って、ソース電極、ドレイン電極、
ドレイン・バス・ラインとなるべきＭｏ膜もオーバ・エ
ッチングされるが、予め、その分を含めた設計をしてお
けば問題はない。
ン酸系エッチング液とするウエット・エッチング法或い
はエッチング・ガスをＣＦ4 ＋Ｏ2 ガスとするＣＤＥ法
を適用することに依って、パターニングされたＭｏ膜の
みにオーバ・エッチングを加え、スリット１３Ａ間に在
るＭｏ膜を完全に除去する。ＣＤＥ法はウエット・エッ
チング法と同様、等方性エッチングを行うことが可能で
ある。尚、これに依って、ソース電極、ドレイン電極、
ドレイン・バス・ラインとなるべきＭｏ膜もオーバ・エ
ッチングされるが、予め、その分を含めた設計をしてお
けば問題はない。
【００４４】前記工程１−（１）乃至３−（１）の一連
の工程を経ることで、ＩＴＯ膜並びにＭｏ膜からなる二
層膜で構成されたソース電極８、同じく二層膜で構成さ
れたドレイン電極９、同じく二層膜で構成されたドレイ
ン・バス・ライン１０が形成され、且つ、ＩＴＯ膜のみ
からなる画素電極１１が形成される。但し、画素電極１
１はレジスト膜１３に於けるスリット１３Ａと同じパタ
ーンの欠如部分が存在することになる。このような欠如
部分が存在する画素電極を液晶セルに用いた場合、欠如
部分のサイズが液晶セル厚と同程度であれば、液晶の駆
動電圧対透過率特性が高電圧側にシフトするだけであっ
て、液晶の表示機能にさしたる影響は生じない。
の工程を経ることで、ＩＴＯ膜並びにＭｏ膜からなる二
層膜で構成されたソース電極８、同じく二層膜で構成さ
れたドレイン電極９、同じく二層膜で構成されたドレイ
ン・バス・ライン１０が形成され、且つ、ＩＴＯ膜のみ
からなる画素電極１１が形成される。但し、画素電極１
１はレジスト膜１３に於けるスリット１３Ａと同じパタ
ーンの欠如部分が存在することになる。このような欠如
部分が存在する画素電極を液晶セルに用いた場合、欠如
部分のサイズが液晶セル厚と同程度であれば、液晶の駆
動電圧対透過率特性が高電圧側にシフトするだけであっ
て、液晶の表示機能にさしたる影響は生じない。
【００４５】図４参照 ４−（１） レジスト剥離液中に浸漬してレジスト膜１３を除去す
る。 ４−（２） この後、通常の技法、例えばＰ−ＣＶＤ法を適用するこ
とに依り、全面に厚さ例えば３００〔ｎｍ〕のＳｉＮか
らなる最終保護膜を形成し、リソグラフィ技術に於ける
レジスト・プロセス及びエッチャントをフッ化水素酸系
エッチング液とするウエット・エッチング法を適用する
ことに依って最終保護膜のパターニングを行ない、所定
の形状にして完成する。
る。 ４−（２） この後、通常の技法、例えばＰ−ＣＶＤ法を適用するこ
とに依り、全面に厚さ例えば３００〔ｎｍ〕のＳｉＮか
らなる最終保護膜を形成し、リソグラフィ技術に於ける
レジスト・プロセス及びエッチャントをフッ化水素酸系
エッチング液とするウエット・エッチング法を適用する
ことに依って最終保護膜のパターニングを行ない、所定
の形状にして完成する。
【００４６】尚、ゲート・バス端子部では、ゲート絶縁
膜も除去する必要があるので、例えばエッチング・ガス
をＳＦ6 とするＲＩＥ法又はエッチング・ガスをＣＦ4
＋Ｏ2 とするＣＤＥ法などを適用することに依ってエッ
チングする。また、前記工程９−（１）に見られるよう
に、ＩＴＯ膜の成膜前にゲート・バス端子部のゲート絶
縁膜を除去しておき、ＩＴＯ膜と金属膜からなる二層膜
をパターニングする際、ゲート・バス端子部にもレジス
ト・パターンを形成しておくと、ドレイン端子とゲート
・バス端子とを同じ材料にすることができる（図１０参
照）。但し、この場合、フォト・マスクは一枚増加す
る。
膜も除去する必要があるので、例えばエッチング・ガス
をＳＦ6 とするＲＩＥ法又はエッチング・ガスをＣＦ4
＋Ｏ2 とするＣＤＥ法などを適用することに依ってエッ
チングする。また、前記工程９−（１）に見られるよう
に、ＩＴＯ膜の成膜前にゲート・バス端子部のゲート絶
縁膜を除去しておき、ＩＴＯ膜と金属膜からなる二層膜
をパターニングする際、ゲート・バス端子部にもレジス
ト・パターンを形成しておくと、ドレイン端子とゲート
・バス端子とを同じ材料にすることができる（図１０参
照）。但し、この場合、フォト・マスクは一枚増加す
る。
【００４７】前記説明した実施例に於いては、全工程を
５枚のフォト・マスクを用いて完了させているので、従
来の技術に比較すると、２枚乃至３枚も少なくなってい
る。
５枚のフォト・マスクを用いて完了させているので、従
来の技術に比較すると、２枚乃至３枚も少なくなってい
る。
【００４８】ところで、前記実施例の諸説明では、逆ス
タガード型絶縁ゲートＴＦＴを、そして、エッチング・
ストッパを用いたＴＦＴ製造プロセスを対象としたが、
そのようなＴＦＴの型式或いは製造プロセスに限定され
ることなく、ＩＴＯ膜などの透明導電膜並びに低抵抗化
の為の金属膜の二層膜を一括パターニングしてソース電
極並びにドレイン電極、画素電極、ドレイン・バス・ラ
インを形成し、画素電極のパターンにのみにスリットを
入れておき、金属膜のサイド・エッチングを利用して画
素電極の部分を透明化する技術を適用できるものなら
ば、どのようなものであっても、フォト・マスク数を減
少させることが可能である。
タガード型絶縁ゲートＴＦＴを、そして、エッチング・
ストッパを用いたＴＦＴ製造プロセスを対象としたが、
そのようなＴＦＴの型式或いは製造プロセスに限定され
ることなく、ＩＴＯ膜などの透明導電膜並びに低抵抗化
の為の金属膜の二層膜を一括パターニングしてソース電
極並びにドレイン電極、画素電極、ドレイン・バス・ラ
インを形成し、画素電極のパターンにのみにスリットを
入れておき、金属膜のサイド・エッチングを利用して画
素電極の部分を透明化する技術を適用できるものなら
ば、どのようなものであっても、フォト・マスク数を減
少させることが可能である。
【００４９】また、前記実施例では、蓄積容量について
は説明を省略してあるが、蓄積容量を形成する場合、前
記実施例に於けるゲート及びゲート・バスの作成工程に
於けるパターンを変更するのみで実現できるので、その
ような場合にも有効である。
は説明を省略してあるが、蓄積容量を形成する場合、前
記実施例に於けるゲート及びゲート・バスの作成工程に
於けるパターンを変更するのみで実現できるので、その
ような場合にも有効である。
【００５０】更にまた、前記実施例では、ＴＦＴ駆動の
液晶表示装置について説明したが、低抵抗のバス・ライ
ンと透明電極と一括パターニングすることで工程が簡略
化できる他のデバイス、例えばＴＦＤ（ｔｈｉｎ ｆｉ
ｌｍ ｄｉｏｄｅ）に於けるＭＩＭ（ｍｅｔａｌ ｉｎ
ｓｕｌａｔｏｒ ｍｅｔａｌ）素子を作り込んだ液晶表
示装置などにも有効である。
液晶表示装置について説明したが、低抵抗のバス・ライ
ンと透明電極と一括パターニングすることで工程が簡略
化できる他のデバイス、例えばＴＦＤ（ｔｈｉｎ ｆｉ
ｌｍ ｄｉｏｄｅ）に於けるＭＩＭ（ｍｅｔａｌ ｉｎ
ｓｕｌａｔｏｒ ｍｅｔａｌ）素子を作り込んだ液晶表
示装置などにも有効である。
【００５１】
【発明の効果】本発明に依る液晶表示装置の製造方法に
於いては、透明絶縁体基板上に複数の行電極と複数の列
電極が形成されて交差し、各交差点ごとに少なくとも薄
膜トランジスタ及び画素電極が配設され、各薄膜トラン
ジスタのソース電極は画素電極に、ドレイン電極は列電
極に、ゲート電極は行電極にそれぞれ接続されてなる薄
膜トランジスタ・マトリクスを製造する方法であって、
画素電極材料膜及び金属膜からなる積層体を全面に形成
し、ソース電極及び画素電極が一体化されたパターン及
びドレイン電極及びドレイン・バス・ラインが一体化さ
れたパターンをもち且つ画素電極のパターン部分には並
列するスリットをもったレジスト膜を形成し、そのレジ
スト膜をマスクとして金属膜及び画素電極材料膜からな
る積層体のパターニングを行なってソース電極及び画素
電極及びドレイン電極及びドレイン・バス・ラインを形
成し、金属膜のみをオーバ・エッチングして画素電極と
なるべき画素電極材料膜上のスリット間に在る金属膜を
除去するようにしている。
於いては、透明絶縁体基板上に複数の行電極と複数の列
電極が形成されて交差し、各交差点ごとに少なくとも薄
膜トランジスタ及び画素電極が配設され、各薄膜トラン
ジスタのソース電極は画素電極に、ドレイン電極は列電
極に、ゲート電極は行電極にそれぞれ接続されてなる薄
膜トランジスタ・マトリクスを製造する方法であって、
画素電極材料膜及び金属膜からなる積層体を全面に形成
し、ソース電極及び画素電極が一体化されたパターン及
びドレイン電極及びドレイン・バス・ラインが一体化さ
れたパターンをもち且つ画素電極のパターン部分には並
列するスリットをもったレジスト膜を形成し、そのレジ
スト膜をマスクとして金属膜及び画素電極材料膜からな
る積層体のパターニングを行なってソース電極及び画素
電極及びドレイン電極及びドレイン・バス・ラインを形
成し、金属膜のみをオーバ・エッチングして画素電極と
なるべき画素電極材料膜上のスリット間に在る金属膜を
除去するようにしている。
【００５２】前記構成を採ることに依り、薄膜トランジ
スタ・マトリクスや薄膜ダイオード・マトリクスなどの
製造工程で適用されてきたフォト・マスクを使用するリ
ソグラフィ工程の回数を著しく減少させることができ、
従って、薄膜トランジスタ・マトリクスや薄膜ダイオー
ド・マトリクスなどの製造歩留り、延いては液晶表示パ
ネルの製造歩留りを大きく向上させることが可能とな
り、そのコスト低下に寄与するところは大きい。
スタ・マトリクスや薄膜ダイオード・マトリクスなどの
製造工程で適用されてきたフォト・マスクを使用するリ
ソグラフィ工程の回数を著しく減少させることができ、
従って、薄膜トランジスタ・マトリクスや薄膜ダイオー
ド・マトリクスなどの製造歩留り、延いては液晶表示パ
ネルの製造歩留りを大きく向上させることが可能とな
り、そのコスト低下に寄与するところは大きい。
【図１】本発明の実施例を解説する為の工程要所に於け
るＴＦＴマトリクスの要部説明図である。
るＴＦＴマトリクスの要部説明図である。
【図２】本発明の実施例を解説する為の工程要所に於け
るＴＦＴマトリクスの要部説明図である。
るＴＦＴマトリクスの要部説明図である。
【図３】本発明の実施例を解説する為の工程要所に於け
るＴＦＴマトリクスの要部説明図である。
るＴＦＴマトリクスの要部説明図である。
【図４】本発明の実施例を解説する為の工程要所に於け
るＴＦＴマトリクスの要部説明図である。
るＴＦＴマトリクスの要部説明図である。
【図５】従来の技術を解説する為の工程要所に於けるＴ
ＦＴマトリクスの要部説明図である。
ＦＴマトリクスの要部説明図である。
【図６】従来の技術を解説する為の工程要所に於けるＴ
ＦＴマトリクスの要部説明図である。
ＦＴマトリクスの要部説明図である。
【図７】従来の技術を解説する為の工程要所に於けるＴ
ＦＴマトリクスの要部説明図である。
ＦＴマトリクスの要部説明図である。
【図８】従来の技術を解説する為の工程要所に於けるＴ
ＦＴマトリクスの要部説明図である。
ＦＴマトリクスの要部説明図である。
【図９】従来の技術を解説する為の工程要所に於けるＴ
ＦＴマトリクスの要部説明図である。
ＦＴマトリクスの要部説明図である。
【図１０】従来の技術を解説する為の工程要所に於ける
ＴＦＴマトリクスの要部説明図である。
ＴＦＴマトリクスの要部説明図である。
１ 基板 ２ ゲート電極 ３ ゲート・バス・ライン ４ ゲート絶縁膜 ５ ａ−Ｓｉ活性層 ６ チャネル保護膜 ７ ｎ+ −ａ−Ｓｉ電極コンタクト層 ８ ソース電極 ９ ドレイン電極 １０ ドレイン・バス・ライン １１ 画素電極 １２ ゲート・バス端子 １３ レジスト膜 １３Ａ スリット
Claims (1)
- 【請求項１】透明絶縁体基板上に複数の行電極と複数の
列電極が形成されて交差し、各交差点ごとに少なくとも
薄膜トランジスタ及び画素電極が配設され、各薄膜トラ
ンジスタのソース電極は画素電極に、ドレイン電極は列
電極に、ゲート電極は行電極にそれぞれ接続されてなる
液晶表示装置を製造する方法であって、 画素電極材料膜及び金属膜からなる積層体を全面に形成
する工程と、 次いで、ソース電極及び画素電極が一体化されたパター
ン及びドレイン電極及びドレイン・バス・ラインが一体
化されたパターンをもち且つ画素電極のパターン部分に
は並列するスリットをもったレジスト膜を形成する工程
と、 次いで、前記レジスト膜をマスクとして前記金属膜及び
画素電極材料膜からなる積層体のパターニングを行なっ
てソース電極及び画素電極及びドレイン電極及びドレイ
ン・バス・ラインを形成する工程と、 次いで、前記金属膜のみをオーバ・エッチングして画素
電極となるべき画素電極材料膜上の前記スリット間に在
る金属膜を除去する工程と、が含まれてなることを特徴
とする液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28269492A JPH06130405A (ja) | 1992-10-21 | 1992-10-21 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28269492A JPH06130405A (ja) | 1992-10-21 | 1992-10-21 | 液晶表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06130405A true JPH06130405A (ja) | 1994-05-13 |
Family
ID=17655843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28269492A Withdrawn JPH06130405A (ja) | 1992-10-21 | 1992-10-21 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06130405A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010040173A (ko) * | 1999-10-26 | 2001-05-15 | 마찌다 가쯔히꼬 | 패터닝된 기판 및 그를 포함하는 액정 표시장치 |
| JP2001142093A (ja) * | 1999-11-11 | 2001-05-25 | Nec Corp | 液晶表示装置用アクティブマトリクス基板およびその製造方法 |
| US6441877B1 (en) | 1998-10-07 | 2002-08-27 | Nec Corporation | Active matrix type liquid crystal display device and method of forming the same |
| JP5165388B2 (ja) * | 2006-01-25 | 2013-03-21 | 出光興産株式会社 | 積層構造及びそれを用いた電気回路用電極 |
-
1992
- 1992-10-21 JP JP28269492A patent/JPH06130405A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6441877B1 (en) | 1998-10-07 | 2002-08-27 | Nec Corporation | Active matrix type liquid crystal display device and method of forming the same |
| KR20010040173A (ko) * | 1999-10-26 | 2001-05-15 | 마찌다 가쯔히꼬 | 패터닝된 기판 및 그를 포함하는 액정 표시장치 |
| JP2001142093A (ja) * | 1999-11-11 | 2001-05-25 | Nec Corp | 液晶表示装置用アクティブマトリクス基板およびその製造方法 |
| JP5165388B2 (ja) * | 2006-01-25 | 2013-03-21 | 出光興産株式会社 | 積層構造及びそれを用いた電気回路用電極 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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