JP2002094064A - 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置およびエレクトロルミネッセンス表示装置 - Google Patents
薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置およびエレクトロルミネッセンス表示装置Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Abstract
(57)【要約】
【課題】 トップゲート型の薄膜トランジスタにおい
て、特性に優れた薄膜トランジスタを提供すると共に、
その製造工程の簡略化を図り、生産性を大幅に向上させ
る。 【解決手段】 絶縁体上に半導体層とゲート絶縁層とゲ
ート電極層からなる積層膜を形成し、この上に形成した
第1のレジストパターンをマスクとして積層膜をエッチ
ングした後、第1のレジストパターンを第２のレジスト
パターンに加工し、第２のレジストパターンをマスクと
して少なくともゲート電極層をエッチングする。この
後、ソース／ドレイン領域となる低抵抗半導体膜、層間
絶縁膜を順次形成し、ソース／ドレイン領域へのコンタ
クトホールを開孔して、ソース／ドレイン電極を形成す
る。
て、特性に優れた薄膜トランジスタを提供すると共に、
その製造工程の簡略化を図り、生産性を大幅に向上させ
る。 【解決手段】 絶縁体上に半導体層とゲート絶縁層とゲ
ート電極層からなる積層膜を形成し、この上に形成した
第1のレジストパターンをマスクとして積層膜をエッチ
ングした後、第1のレジストパターンを第２のレジスト
パターンに加工し、第２のレジストパターンをマスクと
して少なくともゲート電極層をエッチングする。この
後、ソース／ドレイン領域となる低抵抗半導体膜、層間
絶縁膜を順次形成し、ソース／ドレイン領域へのコンタ
クトホールを開孔して、ソース／ドレイン電極を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に薄膜トランジスタおよびそれ
を用いた表示装置に関する。
その製造方法に関し、特に薄膜トランジスタおよびそれ
を用いた表示装置に関する。
【０００２】
【従来の技術】液晶表示装置等に応用される薄膜トラン
ジスタ（ＴＦＴ）には、逆スタガー型に代表されるボト
ムゲート型のＴＦＴやコプラナー型に代表されるトップ
ゲート型のＴＦＴが用いられている。液晶ディスプレイ
などには、従来より、製造工程が比較的簡略化しやすい
逆スタガー型のＴＦＴが主に用いられているが、近年の
液晶ディスプレイの大型化・高精細化にともない、ＴＦ
Ｔの微細化およびその寄生容量の低減が求められてお
り、これを実現するためには、簡単に自己整合的なソー
ス／ドレイン領域を形成することができるトップゲート
型のＴＦＴ構造が有利である。
ジスタ（ＴＦＴ）には、逆スタガー型に代表されるボト
ムゲート型のＴＦＴやコプラナー型に代表されるトップ
ゲート型のＴＦＴが用いられている。液晶ディスプレイ
などには、従来より、製造工程が比較的簡略化しやすい
逆スタガー型のＴＦＴが主に用いられているが、近年の
液晶ディスプレイの大型化・高精細化にともない、ＴＦ
Ｔの微細化およびその寄生容量の低減が求められてお
り、これを実現するためには、簡単に自己整合的なソー
ス／ドレイン領域を形成することができるトップゲート
型のＴＦＴ構造が有利である。
【０００３】また、製造工程中に発生する静電気によっ
てゲート電極に接続される走査線および、ソース電極に
接続される信号線が短絡もしくは断線してしまう静電気
破壊現象は、製品の歩留りを低下させる要因の大きな要
因の一つであるが、この静電気破壊を防止する対策とし
て、製造工程の途中で意図的に走査線と信号線を電気的
に接続することがしばしば行われる。ボトムゲート構造
の場合、この静電気対策を行うためには、ゲート電極を
露出する工程を新たに付加する必要があるが、コプレナ
ー型のトップゲートＴＦＴの場合には、もともとコンタ
クトホールを開口する工程があるため、新たな工程の付
加は必要なく、静電気対策が容易であるという特徴もあ
る。
てゲート電極に接続される走査線および、ソース電極に
接続される信号線が短絡もしくは断線してしまう静電気
破壊現象は、製品の歩留りを低下させる要因の大きな要
因の一つであるが、この静電気破壊を防止する対策とし
て、製造工程の途中で意図的に走査線と信号線を電気的
に接続することがしばしば行われる。ボトムゲート構造
の場合、この静電気対策を行うためには、ゲート電極を
露出する工程を新たに付加する必要があるが、コプレナ
ー型のトップゲートＴＦＴの場合には、もともとコンタ
クトホールを開口する工程があるため、新たな工程の付
加は必要なく、静電気対策が容易であるという特徴もあ
る。
【０００４】このトップゲート型ＴＦＴ構造は、低温ポ
リシリコンを活性層としたＴＦＴを中心に実用化されて
いる。以下、従来のトップゲート型ＴＦＴの製造方法を
図３を用いて説明する。
リシリコンを活性層としたＴＦＴを中心に実用化されて
いる。以下、従来のトップゲート型ＴＦＴの製造方法を
図３を用いて説明する。
【０００５】図３は従来のトップゲート型ＴＦＴの工程
概略図である。まず、ガラス等の基板１上に、バッファ
ー層２として、常圧ＣＶＤ法等により酸化シリコン膜を
１００〜５００ｎｍの膜厚で形成する。
概略図である。まず、ガラス等の基板１上に、バッファ
ー層２として、常圧ＣＶＤ法等により酸化シリコン膜を
１００〜５００ｎｍの膜厚で形成する。
【０００６】次いで、半導体膜３を、プラズマＣＶＤ法
等により１０〜１００ｎｍの膜厚で形成する（図３
（a））。なお必要に応じて、半導体膜３を、４５０〜
６００℃の熱処理や、エキシマレーザーの照射等を行っ
てもよい。
等により１０〜１００ｎｍの膜厚で形成する（図３
（a））。なお必要に応じて、半導体膜３を、４５０〜
６００℃の熱処理や、エキシマレーザーの照射等を行っ
てもよい。
【０００７】次いで、第1のフォトリソグラフィ工程お
よびエッチング工程により半導体膜３をパターニング
し、この上に常圧ＣＶＤ法等により、ゲート絶縁膜４
を、５０〜３００ｎｍの膜厚で形成（図３（b））す
る。
よびエッチング工程により半導体膜３をパターニング
し、この上に常圧ＣＶＤ法等により、ゲート絶縁膜４
を、５０〜３００ｎｍの膜厚で形成（図３（b））す
る。
【０００８】次いで、Ｔｉ，Ｍｏ，Ｗ，Ａｌ，Ｔａ等か
らなる金属膜を５０〜３００ｎｍの膜厚で形成し、第2
のフォトリソグラフィ工程によりパターニングされたフ
ォトレジストをマスクとして金属膜をエッチングするこ
とにより、ゲート電極５を形成する。
らなる金属膜を５０〜３００ｎｍの膜厚で形成し、第2
のフォトリソグラフィ工程によりパターニングされたフ
ォトレジストをマスクとして金属膜をエッチングするこ
とにより、ゲート電極５を形成する。
【０００９】次いで、ゲート電極５をマスクとして、不
純物を含むイオンを注入し、ＬＤＤ領域となる第１の低
抵抗半導体膜７を形成する（図３（c））。この第１の
低抵抗半導体膜７の形成は、例えばｎ型層の形成では、
水素希釈５％ ＰＨ3をイオン源ガスとしたイオンドー
ピングで行う。イオンドーピングを適用する場合の条件
は、加速電圧：５〜１００ｋＶ，総イオン注入量：１０
13〜１０15ｃｍ-2とする。これらの条件は、マスクの厚
さや、形成するドーピング層の厚さ等の構成により、適
宜最適な条件やガス濃度を選択する。
純物を含むイオンを注入し、ＬＤＤ領域となる第１の低
抵抗半導体膜７を形成する（図３（c））。この第１の
低抵抗半導体膜７の形成は、例えばｎ型層の形成では、
水素希釈５％ ＰＨ3をイオン源ガスとしたイオンドー
ピングで行う。イオンドーピングを適用する場合の条件
は、加速電圧：５〜１００ｋＶ，総イオン注入量：１０
13〜１０15ｃｍ-2とする。これらの条件は、マスクの厚
さや、形成するドーピング層の厚さ等の構成により、適
宜最適な条件やガス濃度を選択する。
【００１０】次いで、ゲート電極５を覆うように第３の
フォトリソグラフィ工程によりレジスト６のパターンを
形成し、これをイオンドーピング用のマスクとして、不
純物を含むイオンを注入し、ソース／ドレイン領域とな
る第２の低抵抗半導体膜８を形成する（図３（d））。
この第２の低抵抗半導体膜８の形成は、例えばｎ型層の
形成では、水素希釈５％ＰＨ3をイオン源ガスとしたイ
オンドーピングで行う。イオンドーピングを適用する場
合の条件は、加速電圧：５〜１００ｋＶ、総イオン注入
量：１０14〜１０16ｃｍ-2とする。これらの条件は、マ
スクの厚さや、形成するドーピング層の厚さ等の構成に
より、適宜最適な条件やガス濃度を選択する。
フォトリソグラフィ工程によりレジスト６のパターンを
形成し、これをイオンドーピング用のマスクとして、不
純物を含むイオンを注入し、ソース／ドレイン領域とな
る第２の低抵抗半導体膜８を形成する（図３（d））。
この第２の低抵抗半導体膜８の形成は、例えばｎ型層の
形成では、水素希釈５％ＰＨ3をイオン源ガスとしたイ
オンドーピングで行う。イオンドーピングを適用する場
合の条件は、加速電圧：５〜１００ｋＶ、総イオン注入
量：１０14〜１０16ｃｍ-2とする。これらの条件は、マ
スクの厚さや、形成するドーピング層の厚さ等の構成に
より、適宜最適な条件やガス濃度を選択する。
【００１１】次いで、層間絶縁膜１０となる酸化シリコ
ン膜を、常圧ＣＶＤ法、プラズマＣＶＤ法、スパッタ法
等により、１００〜５００ｎｍの膜厚で形成し、ソース
／ドレイン領域への電極コンタクトを取るために酸化シ
リコン膜を、第４のフォトリソグラフィおよびエッチン
グにより開孔する（図３（e））。
ン膜を、常圧ＣＶＤ法、プラズマＣＶＤ法、スパッタ法
等により、１００〜５００ｎｍの膜厚で形成し、ソース
／ドレイン領域への電極コンタクトを取るために酸化シ
リコン膜を、第４のフォトリソグラフィおよびエッチン
グにより開孔する（図３（e））。
【００１２】そして、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ｔａ等か
らなる金属膜を形成した後、第５のフォトリソグラフィ
およびエッチングによりソース／ドレイン電極１２を形
成し、薄膜トランジスタを完成させる（図３（f））。
らなる金属膜を形成した後、第５のフォトリソグラフィ
およびエッチングによりソース／ドレイン電極１２を形
成し、薄膜トランジスタを完成させる（図３（f））。
【００１３】液晶表示装置に応用する場合にはさらに、
プラズマＣＶＤ法等によってパシベーッション膜１１を
形成した後、第６のフォトリソグラフィおよびエッチン
グによりドレイン電極へのコンタクトホールを開孔する
（図３（g））。
プラズマＣＶＤ法等によってパシベーッション膜１１を
形成した後、第６のフォトリソグラフィおよびエッチン
グによりドレイン電極へのコンタクトホールを開孔する
（図３（g））。
【００１４】最後に、ＩＴＯなどの透明導電膜を形成
し、これを第７のフォトリソグラフィおよびエッチング
により画素電極を形成して、表示装置に用いる薄膜トラ
ンジスタが完成する（図３（h））。
し、これを第７のフォトリソグラフィおよびエッチング
により画素電極を形成して、表示装置に用いる薄膜トラ
ンジスタが完成する（図３（h））。
【００１５】このようにして形成されたトップゲート型
のＴＦＴは、ＬＤＤ領域またはソース／ドレイン領域が
ゲート電極に対して自己整合的に形成されるため、ソー
ス／ドレイン領域とゲート電極のオーバーラップによっ
て発生する寄生容量を低減することができる。
のＴＦＴは、ＬＤＤ領域またはソース／ドレイン領域が
ゲート電極に対して自己整合的に形成されるため、ソー
ス／ドレイン領域とゲート電極のオーバーラップによっ
て発生する寄生容量を低減することができる。
【００１６】
【発明が解決しようとする課題】しかしながら、以上に
説明した従来のトップゲート型の薄膜トランジスタの製
造方法においては、ＴＦＴを形成するために５回、表示
装置に応用するためには７回のフォトリソグラフィ工程
が必要であり、逆スタガー型ＴＦＴの製造工程に比べ、
工程数が多くなるため、生産性が悪く、製造コストが増
大するといった問題がある。この問題は、表示装置に応
用する場合に特に問題となる。また、従来の薄膜トラン
ジスタでは、半導体膜をパターニングした後、ゲート絶
縁膜およびゲート電極を形成するため、半導体膜によっ
て生じる段差をゲート絶縁膜によって被覆する必要があ
り、ゲート絶縁膜の膜厚を厚くする必要があった。
説明した従来のトップゲート型の薄膜トランジスタの製
造方法においては、ＴＦＴを形成するために５回、表示
装置に応用するためには７回のフォトリソグラフィ工程
が必要であり、逆スタガー型ＴＦＴの製造工程に比べ、
工程数が多くなるため、生産性が悪く、製造コストが増
大するといった問題がある。この問題は、表示装置に応
用する場合に特に問題となる。また、従来の薄膜トラン
ジスタでは、半導体膜をパターニングした後、ゲート絶
縁膜およびゲート電極を形成するため、半導体膜によっ
て生じる段差をゲート絶縁膜によって被覆する必要があ
り、ゲート絶縁膜の膜厚を厚くする必要があった。
【００１７】薄膜トランジスタの製造工程を簡略化する
方法としては、フォトリソグラフィ工程において遮光部
と半透光部を設けたマスクを用いて、表面に凹凸のある
レジストパターンを形成することにより、一回のフォト
リソグラフィ工程で複数のパターンを形成する方法、い
わゆるグレイトーン露光を用いた方法が、特開平１１−
３０７７８０号公報に示されている。しかしながらこれ
に記載されている方法は、チャネル掘り込み型のボトム
ゲートＴＦＴへの適用は可能であるが、トップゲート型
のＴＦＴへの適用は不可能である。
方法としては、フォトリソグラフィ工程において遮光部
と半透光部を設けたマスクを用いて、表面に凹凸のある
レジストパターンを形成することにより、一回のフォト
リソグラフィ工程で複数のパターンを形成する方法、い
わゆるグレイトーン露光を用いた方法が、特開平１１−
３０７７８０号公報に示されている。しかしながらこれ
に記載されている方法は、チャネル掘り込み型のボトム
ゲートＴＦＴへの適用は可能であるが、トップゲート型
のＴＦＴへの適用は不可能である。
【００１８】また、ゲート電極、ゲート絶縁膜およびａ
−Ｓｉ膜の積層体を一括でエッチングすることにより工
程数を削減する方法が、特開平６−２５０２１１号公報
に示されているが、これをトップゲート型、特にコプレ
ナー型のＴＦＴに適用した場合には、ゲート電極、ゲー
ト絶縁膜および半導体膜の積層体を一括エッチングした
後、半導体膜のソース／ドレイン領域となる部分のみゲ
ート電極を除去する必要があり、工程は削減されない。
またボトムゲート型のＴＦＴを製造する場合において
も、静電気対策としてゲート電極とソース電極を接続す
るには、一部のゲート電極上の絶縁膜および半導体膜を
除去し、ゲート電極を露出する工程が必要となるため、
工程数が増加するといった課題もある。
−Ｓｉ膜の積層体を一括でエッチングすることにより工
程数を削減する方法が、特開平６−２５０２１１号公報
に示されているが、これをトップゲート型、特にコプレ
ナー型のＴＦＴに適用した場合には、ゲート電極、ゲー
ト絶縁膜および半導体膜の積層体を一括エッチングした
後、半導体膜のソース／ドレイン領域となる部分のみゲ
ート電極を除去する必要があり、工程は削減されない。
またボトムゲート型のＴＦＴを製造する場合において
も、静電気対策としてゲート電極とソース電極を接続す
るには、一部のゲート電極上の絶縁膜および半導体膜を
除去し、ゲート電極を露出する工程が必要となるため、
工程数が増加するといった課題もある。
【００１９】本発明は、以上のような従来技術の課題を
解決し、特性に優れ、製造工程数を大幅に低減した薄膜
トランジスタ、これを用いた表示装置およびこの製造方
法を提供することを目的とする。
解決し、特性に優れ、製造工程数を大幅に低減した薄膜
トランジスタ、これを用いた表示装置およびこの製造方
法を提供することを目的とする。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る薄膜トランジスタは、ゲート電極の下
層がゲート絶縁膜と半導体膜の積層膜であるため、前記
ゲート絶縁膜の膜厚を薄くすることが可能となり、ＴＦ
ＴのＯＮ電流が増大する。
め、本発明に係る薄膜トランジスタは、ゲート電極の下
層がゲート絶縁膜と半導体膜の積層膜であるため、前記
ゲート絶縁膜の膜厚を薄くすることが可能となり、ＴＦ
ＴのＯＮ電流が増大する。
【００２１】また、他の本発明に係る薄膜トランジスタ
は、ソース電極およびドレイン電極が、一部が金属膜と
積層構造となる透光性導電膜からなるため、透過型およ
び半透過型の液晶表示装置が少ない工程数で実現可能と
なる。
は、ソース電極およびドレイン電極が、一部が金属膜と
積層構造となる透光性導電膜からなるため、透過型およ
び半透過型の液晶表示装置が少ない工程数で実現可能と
なる。
【００２２】また、他の本発明に係る薄膜トランジスタ
においては、前記ソース電極およびドレイン電極と半導
体膜が金属シリサイド層を介して接続されるため、コン
タクト抵抗が低下し、ＯＮ電流が増大する。
においては、前記ソース電極およびドレイン電極と半導
体膜が金属シリサイド層を介して接続されるため、コン
タクト抵抗が低下し、ＯＮ電流が増大する。
【００２３】また、本発明に係る薄膜トランジスタの製
造方法は、半導体層とゲート絶縁層とゲート電極層から
なる積層膜を第１のレジストパターンをマスクとしてエ
ッチングした後、第１のレジストパターンを第２のレジ
ストパターンに加工し、第２のレジストパターンをマス
クとしてエッチングを行うため、ＴＦＴの製造工程数が
削減される。
造方法は、半導体層とゲート絶縁層とゲート電極層から
なる積層膜を第１のレジストパターンをマスクとしてエ
ッチングした後、第１のレジストパターンを第２のレジ
ストパターンに加工し、第２のレジストパターンをマス
クとしてエッチングを行うため、ＴＦＴの製造工程数が
削減される。
【００２４】また、他の本発明に係る薄膜トランジスタ
の製造方法は、前記半導体層とゲート絶縁層とゲート電
極層からなる積層膜の側面が側壁保護膜で保護されてお
り、さらに／もしくはゲート電極層の側面がゲート電極
の酸化絶縁膜で覆われているいるため、各電極間のリー
ク電流や短絡を低減することが可能となる。
の製造方法は、前記半導体層とゲート絶縁層とゲート電
極層からなる積層膜の側面が側壁保護膜で保護されてお
り、さらに／もしくはゲート電極層の側面がゲート電極
の酸化絶縁膜で覆われているいるため、各電極間のリー
ク電流や短絡を低減することが可能となる。
【００２５】また、他の本発明に係る薄膜トランジスタ
の製造方法は、透光性導電膜と金属膜からなる積層膜を
第１のレジストパターンをマスクとしてエッチングした
後、第１のレジストパターンを第２のレジストパターン
に加工し、第２のレジストパターンをマスクとしてエッ
チングを行うため、透過型もしくは半透過型のＴＦＴの
製造工程数が削減される。
の製造方法は、透光性導電膜と金属膜からなる積層膜を
第１のレジストパターンをマスクとしてエッチングした
後、第１のレジストパターンを第２のレジストパターン
に加工し、第２のレジストパターンをマスクとしてエッ
チングを行うため、透過型もしくは半透過型のＴＦＴの
製造工程数が削減される。
【００２６】また、本発明に係る液晶表示装置は、本発
明に係る薄膜トランジスタによって駆動されるため、表
示性能に優れた液晶表示装置の生産性を大幅に向上させ
ることができる。
明に係る薄膜トランジスタによって駆動されるため、表
示性能に優れた液晶表示装置の生産性を大幅に向上させ
ることができる。
【００２７】また、本発明に係るエレクトロルミネッセ
ンス表示装置は、本発明に係る薄膜トランジスタによっ
て駆動されるため、表示性能に優れたエレクトロルミネ
ッセンス表示装置の生産性を大幅に向上させることがで
きる。
ンス表示装置は、本発明に係る薄膜トランジスタによっ
て駆動されるため、表示性能に優れたエレクトロルミネ
ッセンス表示装置の生産性を大幅に向上させることがで
きる。
【００２８】以下、本発明の作用について説明する。
【００２９】本発明における薄膜トランジスタの構成に
よれば、従来に比べ構造が簡略化され、またそのＯＮ電
流が向上する。これより、本発明における薄膜トランジ
スタの製造方法によれば、従来に比べ製造工程数が削減
されるため、生産性を向上し、製造コストを低減するこ
とができる。
よれば、従来に比べ構造が簡略化され、またそのＯＮ電
流が向上する。これより、本発明における薄膜トランジ
スタの製造方法によれば、従来に比べ製造工程数が削減
されるため、生産性を向上し、製造コストを低減するこ
とができる。
【００３０】また、本発明における液晶表示装置によれ
ば、その画素を駆動するＴＦＴの製造工程が簡略化さ
れ、また画素駆動能力が向上するため、高画質な液晶表
示装置の生産性が向上する。
ば、その画素を駆動するＴＦＴの製造工程が簡略化さ
れ、また画素駆動能力が向上するため、高画質な液晶表
示装置の生産性が向上する。
【００３１】また、本発明におけるエレクトロルミネッ
センス表示装置によれば、その画素を駆動するＴＦＴの
製造工程が簡略化され、また画素駆動能力が向上するた
め、高画質なエレクトロルミネッセンス表示装置の生産
性が向上する。
センス表示装置によれば、その画素を駆動するＴＦＴの
製造工程が簡略化され、また画素駆動能力が向上するた
め、高画質なエレクトロルミネッセンス表示装置の生産
性が向上する。
【００３２】
【発明の実施の形態】以下、実施例を用いて本発明をさ
らに具体的に説明する。
らに具体的に説明する。
【００３３】本発明における薄膜トランジスタの製造方
法では、一部のフォトリソグラフィ工程において遮光部
と半透光部を設けたマスクを用いて、レジスト膜を露光
することにより、レジスト膜の現像後、表面に凹凸のあ
るレジストパターンを形成する、いわゆるグレイトーン
露光技術を用いている。この露光技術については、特開
平１１−３０７７８０号公報に示されている。
法では、一部のフォトリソグラフィ工程において遮光部
と半透光部を設けたマスクを用いて、レジスト膜を露光
することにより、レジスト膜の現像後、表面に凹凸のあ
るレジストパターンを形成する、いわゆるグレイトーン
露光技術を用いている。この露光技術については、特開
平１１−３０７７８０号公報に示されている。
【００３４】この実施例としては、第１の膜と第２の膜
が積層された積層膜上に上記のグレイトーン露光技術を
用いて表面に凹凸のあり、部分的に厚さの異なる第１の
レジストパターンを形成する。そして、この第１のレジ
ストパターンをマスクとして第1の膜と第２の膜をエッ
チングする。
が積層された積層膜上に上記のグレイトーン露光技術を
用いて表面に凹凸のあり、部分的に厚さの異なる第１の
レジストパターンを形成する。そして、この第１のレジ
ストパターンをマスクとして第1の膜と第２の膜をエッ
チングする。
【００３５】次に、第１のレジストパターンにおける凹
部、すなわち膜厚の薄い部分をエッチングもしくはアッ
シングによって除去し、第２のレジストパターンに加工
する。そして、第２のレジストパターンをマスクとし
て、前記積層膜のうち上層の第１の膜のみをエッチング
する。
部、すなわち膜厚の薄い部分をエッチングもしくはアッ
シングによって除去し、第２のレジストパターンに加工
する。そして、第２のレジストパターンをマスクとし
て、前記積層膜のうち上層の第１の膜のみをエッチング
する。
【００３６】この後、第２のレジストパターンを除去す
ることによって、１回のフォトリソグラフィ工程で、複
数のパターンを形成することができるため、各パターン
毎にフォトリソグラフィ工程を行う従来の方法に比べ、
工程数を削減することが可能となる。
ることによって、１回のフォトリソグラフィ工程で、複
数のパターンを形成することができるため、各パターン
毎にフォトリソグラフィ工程を行う従来の方法に比べ、
工程数を削減することが可能となる。
【００３７】パターン形成のためのエッチング方法とし
ては、上記のようにパターン毎にエッチングを分ける方
法と、第１のレジストパターンをマスクとした積層膜の
エッチング時に、第１レジストパターンの凹部および前
記積層膜のうち上層の第１の膜も同時にエッチングを行
い、一回のエッチングで複数のパターンを形成する方法
もある。
ては、上記のようにパターン毎にエッチングを分ける方
法と、第１のレジストパターンをマスクとした積層膜の
エッチング時に、第１レジストパターンの凹部および前
記積層膜のうち上層の第１の膜も同時にエッチングを行
い、一回のエッチングで複数のパターンを形成する方法
もある。
【００３８】（実施の形態１）本実施の形態は、第１実
施例の薄膜トランジスタの製造方法に関する。
施例の薄膜トランジスタの製造方法に関する。
【００３９】図１は本発明に係る薄膜トランジスタの第
１実施例の工程概略図である。
１実施例の工程概略図である。
【００４０】まず、ガラス等の基板１上に、バッファー
層２として２００ｎｍの膜厚の酸化シリコン膜、半導体
膜３として膜厚５０ｎｍの多結晶シリコン膜、ゲート絶
縁膜４として膜厚５０ｎｍの酸化シリコン膜、ゲート電
極５として膜厚２００ｎｍのアルミニウム膜を順次形成
する。
層２として２００ｎｍの膜厚の酸化シリコン膜、半導体
膜３として膜厚５０ｎｍの多結晶シリコン膜、ゲート絶
縁膜４として膜厚５０ｎｍの酸化シリコン膜、ゲート電
極５として膜厚２００ｎｍのアルミニウム膜を順次形成
する。
【００４１】なお、本実施の形態では、半導体膜３とし
て多結晶シリコン膜、バッファー層２およびゲート絶縁
膜４として酸化シリコン膜、ゲート電極５としてアルミ
ニウム膜を用いたが、これに限定されるものではない。
また、それらの膜厚も材料や他の工程との整合性等に応
じ設定すればよい。
て多結晶シリコン膜、バッファー層２およびゲート絶縁
膜４として酸化シリコン膜、ゲート電極５としてアルミ
ニウム膜を用いたが、これに限定されるものではない。
また、それらの膜厚も材料や他の工程との整合性等に応
じ設定すればよい。
【００４２】次いで、前記グレイトーン露光技術を用い
たフォトリソグラフィ工程により、表面に凹凸のあり、
部分的に厚さの異なる第１のレジストパターンを形成す
る（図１(a)）。
たフォトリソグラフィ工程により、表面に凹凸のあり、
部分的に厚さの異なる第１のレジストパターンを形成す
る（図１(a)）。
【００４３】そして、前記第１のレジストパターンをマ
スクとしてゲート電極５、ゲート絶縁膜４および半導体
膜３をエッチングする（図１(b)）。
スクとしてゲート電極５、ゲート絶縁膜４および半導体
膜３をエッチングする（図１(b)）。
【００４４】次に、前記第1のレジストパターンにおけ
る凹部をエッチングによって除去し、第２のレジストパ
ターンに加工する。そして、前記第２のレジストパター
ンをマスクとして、ゲート電極５をエッチングする。
る凹部をエッチングによって除去し、第２のレジストパ
ターンに加工する。そして、前記第２のレジストパター
ンをマスクとして、ゲート電極５をエッチングする。
【００４５】なお、本実施の形態では、前記第２のレジ
ストパターンをマスクとして、ゲート電極５のみをエッ
チングしたが、ゲート電極５およびゲート絶縁膜４をエ
ッチングしてもよい。
ストパターンをマスクとして、ゲート電極５のみをエッ
チングしたが、ゲート電極５およびゲート絶縁膜４をエ
ッチングしてもよい。
【００４６】この後、半導体膜３中にｎ型不純物をドー
ピングして、ＬＤＤ領域となる第1の低抵抗半導体膜を
形成する（図１(c)）。
ピングして、ＬＤＤ領域となる第1の低抵抗半導体膜を
形成する（図１(c)）。
【００４７】次に、半導体膜３、ゲート絶縁膜４および
ゲート電極５の各側面に側壁保護膜９を形成する。側壁
保護膜９の形成方法としては、例えは、膜厚２μｍの窒
化シリコン膜を基板全面に形成した後、異方性エッチン
グによってエッチバックすることによって形成できる。
ゲート電極５の各側面に側壁保護膜９を形成する。側壁
保護膜９の形成方法としては、例えは、膜厚２μｍの窒
化シリコン膜を基板全面に形成した後、異方性エッチン
グによってエッチバックすることによって形成できる。
【００４８】そして、この側壁保護膜９をマスクとして
ｎ型不純物をドーピングすることにより、フォトリソグ
ラフィ工程を行うこと無くソース／ドレイン領域となる
第２の低抵抗半導体膜を形成することができる（図１
(d)）。
ｎ型不純物をドーピングすることにより、フォトリソグ
ラフィ工程を行うこと無くソース／ドレイン領域となる
第２の低抵抗半導体膜を形成することができる（図１
(d)）。
【００４９】また、側壁保護膜９はゲート電極５とソー
ス／ドレイン領域との間のリーク電流や短絡を防止する
のに有効であるため好ましい。
ス／ドレイン領域との間のリーク電流や短絡を防止する
のに有効であるため好ましい。
【００５０】また、側壁保護膜９を形成する前に、ゲー
ト電極を陽極酸化し、少なくとも側面を含む表面を絶縁
化することは、ゲート電極５とソース／ドレイン領域と
の間のリーク電流や短絡を防止する上で、さらに望まし
い。この場合の、ゲート電極の材料としては、Ｓｉ、Ａ
ｌ、Ｔａ、Ｔｉまたはこれらの合金の単層もしくは積層
体があげられる。
ト電極を陽極酸化し、少なくとも側面を含む表面を絶縁
化することは、ゲート電極５とソース／ドレイン領域と
の間のリーク電流や短絡を防止する上で、さらに望まし
い。この場合の、ゲート電極の材料としては、Ｓｉ、Ａ
ｌ、Ｔａ、Ｔｉまたはこれらの合金の単層もしくは積層
体があげられる。
【００５１】以降の工程は従来と同じく、層間絶縁膜１
０として酸化シリコン膜を３００ｎｍの膜厚で形成し、
ソース／ドレイン領域への電極コンタクトを取るために
酸化シリコン膜を、第２のフォトリソグラフィおよびエ
ッチングにより開孔した後、Ｔｉ、Ａｌ等からなる金属
膜を形成し、第３のフォトリソグラフィおよびエッチン
グによりソース／ドレイン電極１２を形成する。
０として酸化シリコン膜を３００ｎｍの膜厚で形成し、
ソース／ドレイン領域への電極コンタクトを取るために
酸化シリコン膜を、第２のフォトリソグラフィおよびエ
ッチングにより開孔した後、Ｔｉ、Ａｌ等からなる金属
膜を形成し、第３のフォトリソグラフィおよびエッチン
グによりソース／ドレイン電極１２を形成する。
【００５２】なお、ソース／ドレイン領域へのコンタク
トホールを開孔する際に、ゲート電極５上の一部の層間
絶縁膜１０も開孔すると、その後のソース／ドレイン電
極１２形成時に、ゲート電極５とソース／ドレイン電極
１２が電気的に接続され、製造工程中に発生する静電気
によって短絡もしくは断線が発生することを防止できる
ため望ましい。
トホールを開孔する際に、ゲート電極５上の一部の層間
絶縁膜１０も開孔すると、その後のソース／ドレイン電
極１２形成時に、ゲート電極５とソース／ドレイン電極
１２が電気的に接続され、製造工程中に発生する静電気
によって短絡もしくは断線が発生することを防止できる
ため望ましい。
【００５３】なお、ゲート電極５とソース／ドレイン電
極１２の接続部は、最終的には、いずれかの工程におい
て切り離すことにする。
極１２の接続部は、最終的には、いずれかの工程におい
て切り離すことにする。
【００５４】さらに、窒化シリコン膜からなるパシベー
ッション膜１１を形成した後、第４のフォトリソグラフ
ィおよびエッチングによりドレイン電極へのコンタクト
ホールを開孔する。
ッション膜１１を形成した後、第４のフォトリソグラフ
ィおよびエッチングによりドレイン電極へのコンタクト
ホールを開孔する。
【００５５】最後に、ＩＴＯなどの透明導電膜を形成
し、これを第５のフォトリソグラフィおよびエッチング
により画素電極１３を形成して、薄膜トランジスタが完
成する。
し、これを第５のフォトリソグラフィおよびエッチング
により画素電極１３を形成して、薄膜トランジスタが完
成する。
【００５６】本実施の形態においては、ゲート電極とし
てアルミニウム膜を用いたが、アルミニウム、タンタ
ル、モリブデン、クロム、チタン等の金属またはそれら
の合金でもよいし、不純物を多量に含むシリコン膜等で
もよい。また、不純物を多量に含むシリコン膜を用いた
場合には、熱酸化、プラズマ酸化等の方法により表面に
酸化絶縁物を形成することが可能である。
てアルミニウム膜を用いたが、アルミニウム、タンタ
ル、モリブデン、クロム、チタン等の金属またはそれら
の合金でもよいし、不純物を多量に含むシリコン膜等で
もよい。また、不純物を多量に含むシリコン膜を用いた
場合には、熱酸化、プラズマ酸化等の方法により表面に
酸化絶縁物を形成することが可能である。
【００５７】なお、半導体膜３として、アモルファスシ
リコン膜を用いることは、ＬＤＤ領域を形成する必要が
ないため、不純物をドーピングする工程が１回削減され
るため望ましい。
リコン膜を用いることは、ＬＤＤ領域を形成する必要が
ないため、不純物をドーピングする工程が１回削減され
るため望ましい。
【００５８】また、半導体膜３として、微結晶もしくは
多結晶シリコン膜を用いることは、アモルファスシリコ
ン膜に比べＴＦＴのＯＮ電流が増大するため望ましい。
ただし、微結晶もしくは多結晶シリコン膜とは、シリコ
ン膜のうち、アモルファスシリコン膜と単結晶シリコン
膜を除いたものを指す。
多結晶シリコン膜を用いることは、アモルファスシリコ
ン膜に比べＴＦＴのＯＮ電流が増大するため望ましい。
ただし、微結晶もしくは多結晶シリコン膜とは、シリコ
ン膜のうち、アモルファスシリコン膜と単結晶シリコン
膜を除いたものを指す。
【００５９】なお、不純物としてｎ型の不純物（具体的
にはリン）を用いたが、ボロン等のｐ型の不純物を用い
てもよい。
にはリン）を用いたが、ボロン等のｐ型の不純物を用い
てもよい。
【００６０】なお、第1実施例の薄膜トランジスタは、
ゲート電極５の下層にはゲート絶縁膜４および半導体膜
３が積層されていることにより、ゲート絶縁膜４が半導
体３の膜厚段差を覆う必要がないため、ゲート絶縁膜を
薄くすることが可能となり、ＴＦＴのＯＮ電流を増大す
ることができる。
ゲート電極５の下層にはゲート絶縁膜４および半導体膜
３が積層されていることにより、ゲート絶縁膜４が半導
体３の膜厚段差を覆う必要がないため、ゲート絶縁膜を
薄くすることが可能となり、ＴＦＴのＯＮ電流を増大す
ることができる。
【００６１】（実施の形態２）本実施の形態は、第２実
施例の薄膜トランジスタの製造方法に関する。
施例の薄膜トランジスタの製造方法に関する。
【００６２】図２は本発明に係る薄膜トランジスタの第
２実施例の工程概略図である。
２実施例の工程概略図である。
【００６３】コンタクトホールを開孔するところまで
は、従来と同じく、まず、ガラス等の基板１上に、バッ
ファー層２として、酸化シリコン膜を２００ｎｍの膜厚
で形成する。
は、従来と同じく、まず、ガラス等の基板１上に、バッ
ファー層２として、酸化シリコン膜を２００ｎｍの膜厚
で形成する。
【００６４】次いで、半導体膜３を、プラズマＣＶＤ法
等により５０ｎｍの膜厚で形成する。なお必要に応じ
て、半導体膜３を、４５０〜６００℃の熱処理や、エキ
シマレーザーの照射等を行ってもよい。
等により５０ｎｍの膜厚で形成する。なお必要に応じ
て、半導体膜３を、４５０〜６００℃の熱処理や、エキ
シマレーザーの照射等を行ってもよい。
【００６５】次いで、第１のフォトリソグラフィ工程お
よびエッチング工程により半導体膜３をパターニング
し、この上にゲート絶縁膜４として酸化シリコン膜を１
００ｎｍの膜厚で形成する。
よびエッチング工程により半導体膜３をパターニング
し、この上にゲート絶縁膜４として酸化シリコン膜を１
００ｎｍの膜厚で形成する。
【００６６】次いで、Ｔｉ，Ｍｏ，Ｗ，Ａｌ，Ｔａ等か
らなる金属膜を３００ｎｍの膜厚で形成し、第２のフォ
トリソグラフィ工程によりパターニングされたフォトレ
ジストをマスクとして金属膜をエッチングすることによ
り、ゲート電極５を形成する。
らなる金属膜を３００ｎｍの膜厚で形成し、第２のフォ
トリソグラフィ工程によりパターニングされたフォトレ
ジストをマスクとして金属膜をエッチングすることによ
り、ゲート電極５を形成する。
【００６７】次いで、ゲート電極５をマスクとして、ｎ
型の不純物を含むイオンを注入し、ＬＤＤ領域となる第
１の低抵抗半導体膜７を形成する。次いで、ゲート電極
５を覆うように第３のフォトリソグラフィ工程によりレ
ジストパターンを形成し、これをイオンドーピング用の
マスクとして、ｎ型の不純物を含むイオンを注入し、ソ
ース／ドレイン領域となる第２の低抵抗半導体膜８を形
成する。
型の不純物を含むイオンを注入し、ＬＤＤ領域となる第
１の低抵抗半導体膜７を形成する。次いで、ゲート電極
５を覆うように第３のフォトリソグラフィ工程によりレ
ジストパターンを形成し、これをイオンドーピング用の
マスクとして、ｎ型の不純物を含むイオンを注入し、ソ
ース／ドレイン領域となる第２の低抵抗半導体膜８を形
成する。
【００６８】そして、層間絶縁膜１０として酸化シリコ
ン膜を４００ｎｍの膜厚で形成し、ソース／ドレイン領
域への電極コンタクトを取るために酸化シリコン膜を、
第４のフォトリソグラフィおよびエッチングにより開孔
する。
ン膜を４００ｎｍの膜厚で形成し、ソース／ドレイン領
域への電極コンタクトを取るために酸化シリコン膜を、
第４のフォトリソグラフィおよびエッチングにより開孔
する。
【００６９】なお、ソース／ドレイン領域へのコンタク
トホールを開孔する際に、ゲート電極５上の一部の層間
絶縁膜１０も開孔すると、その後のソース／ドレイン電
極１２形成時に、ゲート電極５とソース／ドレイン電極
１２が電気的に接続され、製造工程中に発生する静電気
によって短絡もしくは断線が発生することを防止できる
ため望ましい。
トホールを開孔する際に、ゲート電極５上の一部の層間
絶縁膜１０も開孔すると、その後のソース／ドレイン電
極１２形成時に、ゲート電極５とソース／ドレイン電極
１２が電気的に接続され、製造工程中に発生する静電気
によって短絡もしくは断線が発生することを防止できる
ため望ましい。
【００７０】なお、ゲート電極５とソース／ドレイン電
極１２の接続部は、最終的には、いずれかの工程におい
て切り離すことにする。
極１２の接続部は、最終的には、いずれかの工程におい
て切り離すことにする。
【００７１】本実施の形態においては、次に、ＩＴＯ等
の透光性導電膜１５とＴｉ、Ｍｏ、Ｗ、Ａｌ、Ｔａ、Ｃ
ｒ、Ａｇまたはこれらの合金および積層膜からなる金属
膜１４を順次形成し、この上にグレイトーン露光技術を
用いた第５のフォトリソグラフィ工程によって表面に凹
凸のあり、部分的に厚さの異なる第1のレジストパター
ンを形成する（図２(a)）。
の透光性導電膜１５とＴｉ、Ｍｏ、Ｗ、Ａｌ、Ｔａ、Ｃ
ｒ、Ａｇまたはこれらの合金および積層膜からなる金属
膜１４を順次形成し、この上にグレイトーン露光技術を
用いた第５のフォトリソグラフィ工程によって表面に凹
凸のあり、部分的に厚さの異なる第1のレジストパター
ンを形成する（図２(a)）。
【００７２】そして、前記第1のレジストパターンをマ
スクとして金属膜１４および透光性導電膜１５をエッチ
ングする（図２(b)）。
スクとして金属膜１４および透光性導電膜１５をエッチ
ングする（図２(b)）。
【００７３】次に、前記第1のレジストパターンにおけ
る凹部をエッチングによって除去し、第２のレジストパ
ターンに加工する。そして、前記第2のレジストパター
ンをマスクとして、金属膜１４をエッチングする。
る凹部をエッチングによって除去し、第２のレジストパ
ターンに加工する。そして、前記第2のレジストパター
ンをマスクとして、金属膜１４をエッチングする。
【００７４】そして、第2のレジストパターンを除去す
れば、透過型もしくは半透過型の薄膜トランジスタが完
成する。
れば、透過型もしくは半透過型の薄膜トランジスタが完
成する。
【００７５】なお、本実施の形態において、半導体膜の
ソース／ドレイン領域へのコンタクトホールを開孔した
後、ソース／ドレイン電極となる透光性導電膜１５を形
成する前に、前記ソース／ドレイン領域が露出した部分
に金属シリサイド膜を形成することは、ソース／ドレイ
ン電極のコンタクト不良の低減や、ＴＦＴのＯＮ電流の
増大に効果があるため望ましい。前記金属シリサイド膜
の形成方法としては、前記コンタクトホールを開孔した
後、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、Ｎｉ、Ｃｒ等の金属膜を形
成し、熱処理後、シリサイド化した部分以外の金属膜を
エッチングすることにより形成することができる。
ソース／ドレイン領域へのコンタクトホールを開孔した
後、ソース／ドレイン電極となる透光性導電膜１５を形
成する前に、前記ソース／ドレイン領域が露出した部分
に金属シリサイド膜を形成することは、ソース／ドレイ
ン電極のコンタクト不良の低減や、ＴＦＴのＯＮ電流の
増大に効果があるため望ましい。前記金属シリサイド膜
の形成方法としては、前記コンタクトホールを開孔した
後、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、Ｎｉ、Ｃｒ等の金属膜を形
成し、熱処理後、シリサイド化した部分以外の金属膜を
エッチングすることにより形成することができる。
【００７６】なお、半導体膜３として、アモルファスシ
リコン膜を用いることは、ＬＤＤ領域を形成する必要が
ないため、少なくとも不純物をドーピングする工程が１
回削減されるため望ましい。
リコン膜を用いることは、ＬＤＤ領域を形成する必要が
ないため、少なくとも不純物をドーピングする工程が１
回削減されるため望ましい。
【００７７】また、半導体膜３として、微結晶もしくは
多結晶シリコン膜を用いることは、アモルファスシリコ
ン膜に比べＴＦＴのＯＮ電流が増大するため望ましい。
多結晶シリコン膜を用いることは、アモルファスシリコ
ン膜に比べＴＦＴのＯＮ電流が増大するため望ましい。
【００７８】なお、不純物としてｎ型の不純物（具体的
にはリン）を用いたが、ボロン等のｐ型の不純物を用い
てもよい。
にはリン）を用いたが、ボロン等のｐ型の不純物を用い
てもよい。
【００７９】なお、第２実施例の薄膜トランジスタは、
ソース電極およびドレイン電極が少なくとも透光性導電
膜からなり、その一部が金属膜との積層構造となってい
るため、透過型もしくは半透過型の薄膜トランジスタの
製造工程が削減できる。
ソース電極およびドレイン電極が少なくとも透光性導電
膜からなり、その一部が金属膜との積層構造となってい
るため、透過型もしくは半透過型の薄膜トランジスタの
製造工程が削減できる。
【００８０】なお、ソース電極およびドレイン電極を含
む配線上において、透光性導電膜と金属膜の積層構造と
することは、配線抵抗を低減できるため望ましい。
む配線上において、透光性導電膜と金属膜の積層構造と
することは、配線抵抗を低減できるため望ましい。
【００８１】なお、薄膜トランジスタを透過型にするた
めには、画素電極となる部分の透光性導電膜上の金属膜
を除去すればよく、半透過型にするためには、画素電極
となる部分の透光性導電膜上の一部に金属膜を残せばよ
い。
めには、画素電極となる部分の透光性導電膜上の金属膜
を除去すればよく、半透過型にするためには、画素電極
となる部分の透光性導電膜上の一部に金属膜を残せばよ
い。
【００８２】また、本実施の形態では、薄膜トランジス
タの製造工程における前半部分にあたる層間絶縁膜を形
成する工程までを従来の方法で行ったが、これを実施の
形態１に記載の方法で、行うことは、さらに製造工程を
削減することが可能となり望ましい。
タの製造工程における前半部分にあたる層間絶縁膜を形
成する工程までを従来の方法で行ったが、これを実施の
形態１に記載の方法で、行うことは、さらに製造工程を
削減することが可能となり望ましい。
【００８３】（実施の形態３）本実施の形態は、本発明
の液晶表示装置に関する。
の液晶表示装置に関する。
【００８４】図４は本発明の第３実施例である液晶表示
装置の概略図である。図５は本発明の第３実施例である
液晶表示装置の等価回路である。実施の形態１または実
施の形態２に記載された方法を用いて、画素電極を具備
する薄膜トランジスタを各画素のスイッチングトランジ
スタとして基板上にマトリクス状に形成し、配向膜を塗
布し、ラビングによる配向処理を行った。図４には実施
の形態１に記載の方法によって薄膜トランジスタを形成
した実施例を示している。そして、対向電極１８とカラ
ーフィルタ１７を形成した対向基板１６にも同様に配向
膜を塗布し、ラビングによる配向処理を行った。両基板
を貼り合せ、その間に液晶１９を注入し、両基板前後に
偏光板２０を配置する。そして、各スイッチングトラン
ジスタ２５を駆動するための駆動回路２２を接続するこ
とにより液晶表示装置が完成する。
装置の概略図である。図５は本発明の第３実施例である
液晶表示装置の等価回路である。実施の形態１または実
施の形態２に記載された方法を用いて、画素電極を具備
する薄膜トランジスタを各画素のスイッチングトランジ
スタとして基板上にマトリクス状に形成し、配向膜を塗
布し、ラビングによる配向処理を行った。図４には実施
の形態１に記載の方法によって薄膜トランジスタを形成
した実施例を示している。そして、対向電極１８とカラ
ーフィルタ１７を形成した対向基板１６にも同様に配向
膜を塗布し、ラビングによる配向処理を行った。両基板
を貼り合せ、その間に液晶１９を注入し、両基板前後に
偏光板２０を配置する。そして、各スイッチングトラン
ジスタ２５を駆動するための駆動回路２２を接続するこ
とにより液晶表示装置が完成する。
【００８５】なお、実施の形態２に記載の方法で製造さ
れた、信号線２４および信号線２４に接続された薄膜ト
ランジスタのソース電極が少なくとも一部に金属膜を積
層した透光性導電膜からなり、画素電極および画素電極
に接続された薄膜トランジスタのドレイン電極が少なく
とも透光性導電膜からなる薄膜トランジスタを画素のス
イッチングトランジスタ２５として用いることは、透過
型および半透過型の液晶表示装置の製造工程を削減でき
るため望ましい。
れた、信号線２４および信号線２４に接続された薄膜ト
ランジスタのソース電極が少なくとも一部に金属膜を積
層した透光性導電膜からなり、画素電極および画素電極
に接続された薄膜トランジスタのドレイン電極が少なく
とも透光性導電膜からなる薄膜トランジスタを画素のス
イッチングトランジスタ２５として用いることは、透過
型および半透過型の液晶表示装置の製造工程を削減でき
るため望ましい。
【００８６】（実施の形態４）本実施の形態は、本発明
のエレクトロルミネッセンス表示装置に関する。
のエレクトロルミネッセンス表示装置に関する。
【００８７】図６は本発明の第４実施例であるエレクト
ロルミネッセンス表示装置の概略図である。図７は本発
明の第４実施例であるエレクトロルミネッセンス表示装
置の等価回路である。実施の形態１または実施の形態２
に記載された方法を用いて、薄膜トランジスタを各画素
のスイッチングトランジスタおよび電流駆動用ＴＦＴと
してマトリクス状に形成する。図６には実施の形態１に
記載の方法によって薄膜トランジスタを形成した実施例
を示している。薄膜トランジスタ形成後、例えば導電性
高分子２８として例えばポリエチレンジオキシチオフェ
ン（ＰＥＤＴ）と実際に発光するポリジアルキルフルオ
レン誘導体２９を形成し、最後にＣａ陰極３０を蒸着し
てエレクトロルミネッセンス表示装置が完成する。その
動作は以下の通りである。まず、スイッチングトランジ
スタ２５がＯＮするように走査線２３にパルス信号を与
えた時に信号線２４に表示信号を印加すると、駆動用ト
ランジスタ３２がＯＮ状態となって電流供給線３３から
電流が流れ、エレクトロルミネッセンスセル３１が発光
する。
ロルミネッセンス表示装置の概略図である。図７は本発
明の第４実施例であるエレクトロルミネッセンス表示装
置の等価回路である。実施の形態１または実施の形態２
に記載された方法を用いて、薄膜トランジスタを各画素
のスイッチングトランジスタおよび電流駆動用ＴＦＴと
してマトリクス状に形成する。図６には実施の形態１に
記載の方法によって薄膜トランジスタを形成した実施例
を示している。薄膜トランジスタ形成後、例えば導電性
高分子２８として例えばポリエチレンジオキシチオフェ
ン（ＰＥＤＴ）と実際に発光するポリジアルキルフルオ
レン誘導体２９を形成し、最後にＣａ陰極３０を蒸着し
てエレクトロルミネッセンス表示装置が完成する。その
動作は以下の通りである。まず、スイッチングトランジ
スタ２５がＯＮするように走査線２３にパルス信号を与
えた時に信号線２４に表示信号を印加すると、駆動用ト
ランジスタ３２がＯＮ状態となって電流供給線３３から
電流が流れ、エレクトロルミネッセンスセル３１が発光
する。
【００８８】本実施の形態では、エレクトロルミネッセ
ンス材料として、ポリジアルキルフルオレン誘導体を用
いたが、他の有機材料、例えば他のポリフルオレン系材
料やポリフェニルビニレン系の材料、または無機材料で
もよい。また、エレクトロルミネッセンス材料の形成方
法としては、塗布、蒸着、インクジェットなどの方法を
用いれば良い。
ンス材料として、ポリジアルキルフルオレン誘導体を用
いたが、他の有機材料、例えば他のポリフルオレン系材
料やポリフェニルビニレン系の材料、または無機材料で
もよい。また、エレクトロルミネッセンス材料の形成方
法としては、塗布、蒸着、インクジェットなどの方法を
用いれば良い。
【００８９】
【発明の効果】本発明における薄膜トランジスタの構成
によれば、従来に比べ構造が簡略化され、またそのＯＮ
電流が向上する。これより、本発明における薄膜トラン
ジスタの製造方法によれば、従来に比べ製造工程数が削
減されるため、生産性を向上し、製造コストを低減する
ことができ、実用上の効果は大きい。
によれば、従来に比べ構造が簡略化され、またそのＯＮ
電流が向上する。これより、本発明における薄膜トラン
ジスタの製造方法によれば、従来に比べ製造工程数が削
減されるため、生産性を向上し、製造コストを低減する
ことができ、実用上の効果は大きい。
【００９０】また、本発明における液晶表示装置によれ
ば、その画素を駆動するＴＦＴの製造工程が簡略化さ
れ、また画素駆動能力が向上するため、高画質な液晶表
示装置の生産性が向上し、実用上の効果は大きい。
ば、その画素を駆動するＴＦＴの製造工程が簡略化さ
れ、また画素駆動能力が向上するため、高画質な液晶表
示装置の生産性が向上し、実用上の効果は大きい。
【００９１】また、本発明におけるエレクトロルミネッ
センス表示装置によれば、その画素を駆動するＴＦＴの
製造工程が簡略化され、また画素駆動能力が向上するた
め、高画質なエレクトロルミネッセンス表示装置の生産
性が向上し、実用上の効果は大きい。
センス表示装置によれば、その画素を駆動するＴＦＴの
製造工程が簡略化され、また画素駆動能力が向上するた
め、高画質なエレクトロルミネッセンス表示装置の生産
性が向上し、実用上の効果は大きい。
【図１】本発明に係る薄膜トランジスタの第１実施例の
工程概略図
工程概略図
【図２】本発明に係る薄膜トランジスタの第２実施例の
工程概略図
工程概略図
【図３】従来のトップゲート型ＴＦＴの工程概略図
【図４】本発明の第３実施例である液晶表示装置の概略
図
図
【図５】本発明の第３実施例である液晶表示装置の等価
回路図
回路図
【図６】本発明の第４実施例であるエレクトロルミネッ
センス表示装置の概略図
センス表示装置の概略図
【図７】本発明の第４実施例であるエレクトロルミネッ
センス表示装置の等価回路図
センス表示装置の等価回路図
１ 基板 ２ バッファー層 ３ 半導体膜 ４ ゲート絶縁膜 ５ ゲート電極 ６ レジスト ７ 第１の低抵抗半導体膜 ８ 第2の低抵抗半導体膜 ９ 側壁保護膜 １０ 層間絶縁膜 １１ パシベーション膜 １２ ソース／ドレイン電極 １３ 画素電極 １４ 金属膜 １５ 透光性導電膜 １６ 対向基板 １７ カラーフィルタ １８ 対向電極 １９ 液晶 ２０ 偏光板 ２１ バックライト ２２ 駆動回路 ２３ 走査線 ２４ 信号線 ２５ スイッチングトランジスタ ２６ 液晶セル ２７ 蓄積容量 ２８ 導電性高分子 ２９ ポリフルオレン誘導体 ３０ Ｃａ陰極 ３１ エレクトロルミネッセンスセル ３２ 駆動用トランジスタ ３３ 電流供給線
フロントページの続き (72)発明者 西谷 幹彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 GA59 JA25 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB63 JB69 KA04 KA07 KB14 MA05 MA07 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA28 MA35 MA37 MA41 NA25 NA27 NA29 PA02 PA04 PA07 QA07 5C094 AA05 AA13 AA24 AA42 AA43 AA44 AA53 BA03 BA27 BA43 CA19 CA24 DA13 DA15 DB01 DB04 EA04 EA05 EA07 EA10 EB02 ED03 FA01 FA02 FB01 FB02 FB12 FB14 FB15 GB10 5F110 AA16 CC02 DD02 DD13 EE03 EE04 EE06 EE08 EE14 EE32 EE33 FF02 GG02 GG13 GG14 GG15 GG25 HJ01 HL02 HL03 HL04 HL05 HL06 HL07 HL11 HM15 NN03 NN04 NN23 NN24 NN72 PP01 PP03 PP10 QQ01 QQ02 QQ11
Claims (37)
- 【請求項１】絶縁体上に形成された、半導体膜とゲート
絶縁膜とゲート電極と前記半導体膜に接続されたソース
電極およびドレイン電極を具備するトップゲート型の薄
膜トランジスタにおいて、前記ゲート電極の下層には少
なくとも前記半導体膜および前記ゲート絶縁膜が積層さ
れていることを特徴とする薄膜トランジスタ。 - 【請求項２】絶縁体上に形成された、半導体膜とゲート
絶縁膜とゲート電極と前記半導体膜に接続されたソース
電極およびドレイン電極を具備するトップゲート型の薄
膜トランジスタにおいて、前記ゲート電極の下層には少
なくとも前記半導体膜および前記ゲート絶縁膜が積層さ
れており、少なくとも前記ゲート電極、ゲート絶縁膜お
よび半導体膜の側面に絶縁体からなる側壁保護膜を具備
することを特徴とする薄膜トランジスタ。 - 【請求項３】前記ゲート電極の少なくとも側面に、前記
ゲート電極の酸化絶縁物が形成されていることを特徴と
する請求項１または請求項２に記載の薄膜トランジス
タ。 - 【請求項４】前記ゲート電極が、Ｓｉ、Ａｌ、Ｔａ、Ｔ
ｉまたはこれらの合金の単層もしくは積層体からなるこ
とを特徴とした請求項３に記載の薄膜トランジスタ。 - 【請求項５】前記ゲート絶縁膜の下層には少なくとも前
記半導体膜が積層されていることを特徴とする請求項１
または請求項２に記載の薄膜トランジスタ。 - 【請求項６】少なくともゲート電極、ゲート絶縁膜、少
なくともチャネル領域とソース／ドレイン領域を具備す
る半導体膜、層間絶縁膜および、前記ソース／ドレイン
領域に接続されたソース電極およびドレイン電極を具備
する薄膜トランジスタの製造方法において、絶縁基板上
に、少なくとも半導体膜と絶縁膜とゲート電極からなる
積層膜を形成する工程と、前記積層膜上に第1のレジス
トパターンを形成する工程と、前記第1のレジストパタ
ーンをマスクとして前記積層膜をエッチングする工程
と、前記第1のレジストパターンを加工して第2のレジス
トパターンを形成する工程と、前記第2のレジストパタ
ーンをマスクとして少なくとも前記ゲート電極をエッチ
ングする工程と、を具備することを特徴とする薄膜トラ
ンジスタの製造方法。 - 【請求項７】少なくともゲート電極、ゲート絶縁膜、少
なくともチャネル領域とソース／ドレイン領域を具備す
る半導体膜、層間絶縁膜および、前記ソース／ドレイン
領域に接続されたソース電極およびドレイン電極を具備
する薄膜トランジスタの製造方法において、絶縁基板上
に少なくとも半導体膜と絶縁膜とゲート電極からなる積
層膜を形成する工程と、前記積層膜上にレジストパター
ンを形成する工程と、前記レジストパターンをマスクと
して少なくとも前記積層膜をエッチングする工程と、前
記積層膜の少なくとも側面に対して選択的に絶縁性の側
壁保護膜を形成する工程と、を具備することを特徴とす
る薄膜トランジスタの製造方法。 - 【請求項８】前記側壁保護膜を少なくともマスクの一部
として、前記半導体層への不純物注入を行うことを特徴
とする請求項７に記載の薄膜トランジスタの製造方法。 - 【請求項９】前記ゲート電極の少なくとも側面を酸化
し、絶縁物を形成する工程とを具備することを特徴とす
る請求項６から８のいずれかに記載の薄膜トランジスタ
の製造方法。 - 【請求項１０】前記ゲート電極が、Ｓｉ、Ａｌ、Ｔａ、
Ｔｉまたはこれらの合金の単層もしくは積層体からなる
ことを特徴とした請求項９に記載の薄膜トランジスタの
製造方法。 - 【請求項１１】薄膜トランジスタによって少なくとも画
素が駆動される液晶表示装置において、少なくとも走査
線および走査線に接続された前記薄膜トランジスタのゲ
ート電極の下層には少なくとも半導体膜およびゲート絶
縁膜が積層されていることを特徴とする液晶表示装置。 - 【請求項１２】薄膜トランジスタによって少なくとも画
素が駆動される液晶表示装置において、少なくとも走査
線および走査線に接続された前記薄膜トランジスタのゲ
ート電極の下層には少なくとも半導体膜およびゲート絶
縁膜が積層されており、少なくとも前記走査線、前記ゲ
ート電極、前記半導体膜および前記ゲート絶縁膜の側面
に絶縁体からなる側壁保護膜を具備することを特徴とす
る液晶表示装置。 - 【請求項１３】前記ゲート絶縁膜の下層には少なくとも
前記半導体膜が積層されていることを特徴とする請求項
１１または１２に記載の液晶表示装置。 - 【請求項１４】画素に少なくともスイッチング用の薄膜
トランジスタと、電流駆動用の薄膜トランジスタとを具
備したエレクトロルミネッセンス表示装置において、少
なくとも走査線および走査線に接続された前記薄膜トラ
ンジスタのゲート電極の下層には少なくとも半導体膜お
よびゲート絶縁膜が積層されていることを特徴とするエ
レクトロルミネッセンス表示装置。 - 【請求項１５】画素に少なくともスイッチング用の薄膜
トランジスタと、電流駆動用の薄膜トランジスタとを具
備したエレクトロルミネッセンス表示装置において、少
なくとも走査線および走査線に接続された前記薄膜トラ
ンジスタのゲート電極の下層には少なくとも半導体膜お
よびゲート絶縁膜が積層されており、少なくとも前記走
査線、前記ゲート電極、前記半導体膜および前記ゲート
絶縁膜の側面に絶縁体からなる側壁保護膜を具備するこ
とを特徴とするエレクトロルミネッセンス表示装置。 - 【請求項１６】絶縁体上に形成された、半導体膜とゲー
ト絶縁膜とゲート電極とソース電極およびドレイン電極
を具備する薄膜トランジスタにおいて、ソース電極およ
びドレイン電極が少なくとも透光性を有する導電材料か
らなり、その一部が金属膜との積層構造であることを特
徴とする薄膜トランジスタ。 - 【請求項１７】少なくとも前記透光性を有する導電材料
からなる前記ソース電極およびドレイン電極が前記半導
体膜と金属シリサイド層を介して接続されることを特徴
とする請求項１６に記載の薄膜トランジスタ。 - 【請求項１８】前記ゲート電極の下層には少なくとも前
記半導体膜および前記ゲート絶縁膜が積層されており、
前記ゲート絶縁膜の下層には少なくとも前記半導体膜が
積層されていることを特徴とする請求項１６または１７
に記載の薄膜トランジスタ。 - 【請求項１９】前記透光性を有する導電材料がＩＴＯ膜
であることを特徴とする請求項１６または１７に記載の
薄膜トランジスタ。 - 【請求項２０】前記金属シリサイド層がＴｉ、Ｍｏ、
Ｗ、Ｔａ、ＮｉおよびＣｒのいずれかの金属と前記半導
体膜の反応生成物であることを特徴とする請求項１７に
記載の薄膜トランジスタ。 - 【請求項２１】少なくともゲート電極、ゲート絶縁膜、
少なくともチャネル領域とソース／ドレイン領域を具備
する半導体膜、層間絶縁膜および、前記ソース／ドレイ
ン領域に接続されたソース電極およびドレイン電極を具
備する薄膜トランジスタの製造方法において、透光性を
有する基板上に形成された前記半導体膜のソース／ドレ
イン領域へのコンタクトホールを形成する工程と、前記
コンタクトホールが形成された前記基板上に少なくとも
透光性を有する導電膜と金属膜を積層する工程と、前記
金属膜上に第1のレジストパターンを形成する工程と、
前記第1のレジストパターンをマスクとして少なくとも
前記金属膜および前記透光性を有する導電膜をエッチン
グする工程と、前記第1のレジストパターンを加工して
第2のレジストパターンを形成する工程と、前記第2のレ
ジストパターンをマスクとして少なくとも前記金属膜を
エッチングする工程と、を具備することを特徴とする薄
膜トランジスタの製造方法。 - 【請求項２２】少なくともゲート電極、ゲート絶縁膜、
少なくともチャネル領域とソース／ドレイン領域を具備
する半導体膜、層間絶縁膜および、前記ソース／ドレイ
ン領域に接続されたソース電極およびドレイン電極を具
備する薄膜トランジスタの製造方法において、透光性を
有する基板上に形成された前記半導体膜のソース／ドレ
イン領域へのコンタクトホールを形成する工程と、前記
ソース／ドレイン領域の少なくとも一部に金属シリサイ
ド層を形成する工程と、前記コンタクトホールが形成さ
れた前記基板上に少なくとも透光性を有する導電膜を形
成する工程と、を具備することを特徴とする薄膜トラン
ジスタの製造方法。 - 【請求項２３】少なくともゲート電極、ゲート絶縁膜、
少なくともチャネル領域とソース／ドレイン領域を具備
する半導体膜、層間絶縁膜および、前記ソース／ドレイ
ン領域に接続されたソース電極およびドレイン電極を具
備する薄膜トランジスタの製造方法において、絶縁基板
上に、少なくとも半導体膜と絶縁膜とゲート電極からな
る積層膜を形成する工程と、前記積層膜上に第１のレジ
ストパターンを形成する工程と、前記第１のレジストパ
ターンをマスクとして前記積層膜をエッチングする工程
と、前記第１のレジストパターンを加工して第２のレジ
ストパターンを形成する工程と、前記第２のレジストパ
ターンをマスクとして少なくとも前記ゲート電極をエッ
チングする工程と、を具備することを特徴とする請求項
２１または２２に記載の薄膜トランジスタの製造方法。 - 【請求項２４】前記透光性を有する導電膜がＩＴＯ膜で
あることを特徴とする請求項２１または２２に記載の薄
膜トランジスタの製造方法。 - 【請求項２５】前記金属シリサイド層がＴｉ、Ｍｏ、
Ｗ、Ｔａ、ＮｉおよびＣｒのいずれかの金属と前記半導
体膜の反応生成物であることを特徴とする請求項２２に
記載の薄膜トランジスタの製造方法。 - 【請求項２６】薄膜トランジスタによって少なくとも画
素が駆動される液晶表示装置において、信号線および前
記信号線に接続された前記薄膜トランジスタのソース電
極が少なくとも一部に金属膜を積層した透光性を有する
導電膜からなり、画素電極および前記画素電極に接続さ
れた前記薄膜トランジスタのドレイン電極が、少なくと
も透光性を有する導電膜からなることを特徴とする液晶
表示装置。 - 【請求項２７】前記画素電極が透光性を有する導電膜の
みからなる透過型の表示装置であることを特徴とする請
求項２６に記載の液晶表示装置。 - 【請求項２８】前記画素電極の少なくとも一部が透光性
を有する導電膜と金属膜が積層された半透過型の表示装
置であることを特徴とする請求項２６に記載の液晶表示
装置。 - 【請求項２９】薄膜トランジスタによって少なくとも画
素が駆動される液晶表示装置において、少なくとも走査
線および走査線に接続された前記薄膜トランジスタのゲ
ート電極の下層には少なくとも半導体膜およびゲート絶
縁膜が積層されていることを特徴とする請求項２６に記
載の液晶表示装置。 - 【請求項３０】少なくとも前記透光性を有する導電膜か
らなる前記ソース電極およびドレイン電極が前記薄膜ト
ランジスタを構成する半導体膜と金属シリサイド層を介
して接続されることを特徴とする請求項２６から２８の
いずれかに記載の液晶表示装置。 - 【請求項３１】前記透光性を有する導電膜がＩＴＯ膜で
あることを特徴とする請求項２６から請求項２８および
請求項３０のいずれかに記載の液晶表示装置。 - 【請求項３２】前記金属シリサイド層がＴｉ、Ｍｏ、
Ｗ、Ｔａ、ＮｉおよびＣｒのいずれかの金属と前記半導
体膜の反応生成物であることを特徴とする請求項３０に
記載の液晶表示装置。 - 【請求項３３】画素に少なくともスイッチング用の薄膜
トランジスタと電流駆動用の薄膜トランジスタとを具備
したエレクトロルミネッセンス表示装置において、信号
線および前記信号線に接続された前記薄膜トランジスタ
のソース電極が少なくとも一部に金属膜を積層した透光
性を有する導電膜からなり、画素電極および前記画素電
極に接続された前記薄膜トランジスタのドレイン電極
が、少なくとも透光性を有する導電膜からなることを特
徴とするエレクトロルミネッセンス表示装置。 - 【請求項３４】少なくとも前記透光性を有する導電膜か
らなる前記ソース電極およびドレイン電極が前記薄膜ト
ランジスタを構成する半導体膜と金属シリサイド層を介
して接続されることを特徴とする請求項３３に記載のエ
レクトロルミネッセンス表示装置。 - 【請求項３５】画素に少なくともスイッチング用の薄膜
トランジスタと電流駆動用の薄膜トランジスタとを具備
したエレクトロルミネッセンス表示装置において、少な
くとも走査線および走査線に接続された前記薄膜トラン
ジスタのゲート電極の下層には少なくとも半導体膜およ
びゲート絶縁膜が積層されており、前記ゲート絶縁膜の
下層には少なくとも半導体膜が積層されていることを特
徴とする請求項３３に記載のエレクトロルミネッセンス
表示装置。 - 【請求項３６】前記透光性を有する導電膜がＩＴＯ膜で
あることを特徴とする請求項３３または３４に記載のエ
レクトロルミネッセンス表示装置。 - 【請求項３７】前記金属シリサイド層がＴｉ、Ｍｏ、
Ｗ、Ｔａ、ＮｉおよびＣｒのいずれかの金属と前記半導
体膜の反応生成物であることを特徴とする請求項３４に
記載のエレクトロルミネッセンス表示装置。
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|---|---|---|---|
| JP2000274620A JP2002094064A (ja) | 2000-09-11 | 2000-09-11 | 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置およびエレクトロルミネッセンス表示装置 |
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