JP3420135B2 - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法Info
- Publication number
- JP3420135B2 JP3420135B2 JP30468299A JP30468299A JP3420135B2 JP 3420135 B2 JP3420135 B2 JP 3420135B2 JP 30468299 A JP30468299 A JP 30468299A JP 30468299 A JP30468299 A JP 30468299A JP 3420135 B2 JP3420135 B2 JP 3420135B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- layer
- gate
- active matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス基板及びその製造方法に関し、特に、アモルファス
シリコン半導体層表面にチャネル保護膜が形成されてい
るチャネル保護型アクティブマトリクス基板及びその製
造方法に関する。 【０００２】 【従来の技術】薄膜トランジスタ等のアクティブ素子を
用いたアクティブマトリックス型液晶表示装置は、薄型
で軽量という特徴をもち、高画質のフラットパネルディ
スプレイとして利用されている。液晶表示装置は、透明
電極を形成した２枚の基板で液晶を挟み込み透明電極間
に印加した電圧で液晶を駆動する、縦電界（ツイステッ
ドネマチック：ＴＮ）方式、又は、液晶層を相互間に狭
持介在させる櫛歯状の画素電極を用いて駆動する横電界
方式が用いられるが、いずれの方式においても、低価格
化を実現するためにアクティブマトリクス基板の製造工
程の簡略化の検討が進められている。 【０００３】図１に示すように、一般にＴＮ方式のアク
ティブマトリクス基板は、互いに直交する方向に延在す
るゲート配線１２及びドレイン配線１４と、これらの配
線で囲まれた領域に形成される画素電極１０と、ゲート
配線とドレイン配線の交差部近傍に形成される薄膜トラ
ンジスタ（ＴＦＴ）１７とから構成され、薄膜トランジ
スタ１７の表面には性能を確保するためのチャネル保護
膜が形成される。このアクティブマトリクス基板の薄膜
トランジスタ１７及び画素電極１０上には液晶を所定の
方向に配列させる配向膜（図示せず）が形成され、カラ
ーフィルタ、共通電極、配向膜等が形成された対向基板
との間に液晶が封入され液晶表示装置が形成される。 【０００４】このようなアクティブマトリクス基板の一
般的な製造方法について説明する。まず、透明絶縁性基
板上にＩＴＯ(Indium Tin Oxide)を堆積し、第１のフォ
トマスクを用いてレジストパターンを形成し、露出した
ＩＴＯをエッチングして画素電極を形成する。続いて、
透明絶縁性基板上にゲート電極となるＣｒ、Ｍｏ、Ａｌ
等の金属膜を堆積し、第２のフォトマスクを用いてレジ
ストパターンを形成し、露出した金属膜をエッチングし
てゲート電極を形成する。 【０００５】次に、ゲート電極を覆うようにＳｉＮｘ等
のゲート絶縁膜を堆積し、第３のフォトマスクを用い
て、所定の位置に開口部を設けた後、アモルファスシリ
コン（以下、ａ−Ｓｉ）を堆積し、第４のフォトマスク
を用いてａ−Ｓｉを選択的にエッチングして島状のａ−
Ｓｉ層を形成する。そして、ａ−Ｓｉ層の上層にＳｉＮ
ｘ等のチャネル保護膜を堆積し、第５のフォトマスクを
用いて、ａ−Ｓｉ層上のチャネル位置にチャネル保護膜
が残るようにチャネル保護膜をエッチングする。 【０００６】次に、ａ−Ｓｉ層とのオーミック接触を得
るために、不純物をドープしたｎ+ａ−Ｓｉを堆積した
後、続いてＣｒ、Ｍｏ、Ａｌ等の金属を堆積し、第６の
フォトマスクを用いて、ソース／ドレイン電極を形成す
る。上述した方法でアクティブマトリクス基板を製造す
るには、合計で６枚のマスクを用いた処理が必要であ
り、工程削減のための種々の製造方法が提案されてい
る。 【０００７】それらの製造方法として、例えば、特開昭
６３−２１８９２５号公報記載の発明について図１３を
参照して説明する。図１３は、従来のＴＮ方式アクティ
ブマトリクス基板の製造方法を模式的に示す工程断面図
であり、図の左側はゲート端子部を、中央は画素部をそ
れぞれ表している。 【０００８】上記公報記載のアクティブマトリクス基板
は、まず、図１３（ａ）に示すように、透明絶縁性基板
１上にスパッタ法によりＩＴＯとＣｒ、Ｍｏ、Ａｌ等の
金属膜を連続して堆積し、第１のフォトマスクを用いて
レジストパターンを形成し、露出したＩＴＯと金属膜を
エッチングしてゲート電極２及び画素電極１０を同時に
形成する。 【０００９】次に、図１３（ｂ）に示すように、ＳｉＮ
ｘ等のゲート絶縁膜４、真性ａ−Ｓｉ層５及びＳｉＮｘ
等のチャネル保護膜２５を連続して堆積した後、第２の
フォトマスクを用いて、真性ａ−Ｓｉ層５のチャネル領
域にチャネル保護膜２５が形成されるように不要なチャ
ネル保護膜２５を選択的にエッチングする。 【００１０】次に、図１３（ｃ）に示すように、不純物
をドープしたｎ+ａ−Ｓｉからなるオーミックコンタク
ト層６を堆積し、第３のフォトマスクを用いて、オーミ
ックコンタクト層６、真性ａ−Ｓｉ層５、ゲート絶縁膜
４及び上層ゲート金属膜を一括してエッチングし、画素
電極１０及びゲート電極２取り出し部分のＩＴＯを露出
させる。 【００１１】次に、図１３（ｄ）に示すように、Ａｌ等
のソース／ドレイン金属膜を堆積し、第４のフォトマス
クを用いて、チャネル領域上部のソース／ドレイン金属
膜及びオーミックコンタクト層６を選択的にエッチング
すると共に、ソース／ドレイン金属膜を所定の形状に加
工してアクティブマトリクス基板の製造を終了する。 【００１２】 【発明が解決しようとする課題】上述した公報記載の方
法によれば、４枚のマスクで真性ａ−Ｓｉ層５上部のチ
ャンネル領域にチャネル保護膜２５が形成されたアクテ
ィブマトリクス基板を製造することができるが、チャネ
ル保護膜２５形成後、図１３（ｃ）の工程でオーミック
コンタクト層６、真性ａ−Ｓｉ層５、ゲート絶縁層４及
び上層ゲート金属膜を一括してエッチングするために、
真性ａ−Ｓｉ層５の側面がチャネル保護膜２５によって
覆われずに露出してしまうという問題がある。 【００１３】このように真性ａ−Ｓｉ層５側壁がＳｉＮ
ｘ等の緻密な材質のチャネル保護膜２５で覆われていな
い場合は、ポリイミド配向膜のような粗な膜しか介さず
に液晶層が存在することになり、液晶層内に存在する不
純物が拡散や電界により真性ａ−Ｓｉ層５中に入り、Ｔ
ＦＴの特性を著しく劣化させてしまう。この問題を回避
するために、現在実用化されているアクティブマトリク
ス基板では、図１３（ｄ）の工程後にパッシベーション
膜を被覆し、真性ａ−Ｓｉ層５の側面を覆っている。こ
の場合、ゲート端子とドレイン端子と画素電極を開口す
るため、第５のマスクを使用しなければならず、１ＰＲ
分工程が増加することになり、結局工数削減の効果が損
なわれてしまうという問題がある。 【００１４】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、チャネル保護型で、か
つ、ａ−Ｓｉ層の全面をパッシベーション膜で覆うこと
ができるアクティブマトリクス基板を４枚のマスクで形
成することができるアクティブマトリクス基板及びその
製造方法を提供することにある。 【００１５】 【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の視点において、透明絶縁性基板上
に透明電極と金属膜とがこの順に積層されたゲート電極
を有し、該ゲート電極を覆うように形成されたゲート絶
縁膜と、該ゲート絶縁膜上に配設されたアモルファスシ
リコン半導体層とが、基板の法線方向から見て略重なる
ように形成され、該アモルファスシリコン半導体層の表
面及び側壁を覆うパッシベーション膜に設けられた開口
を介して、前記アモルファスシリコン半導体層とソース
／ドレイン電極とが接続され、前記ゲート電極と同層に
形成され、積層された前記透明電極及び前記金属膜のう
ち前記金属膜のみを除去して形成された画素電極に、前
記ソース電極が接続されているものである。 【００１６】本発明は、第２の視点において、透明絶縁
性基板上に透明電極と金属膜とがこの順に積層されたゲ
ート電極を有し、該ゲート電極を覆うように形成された
ゲート絶縁膜と、該ゲート絶縁膜上に配設されたアモル
ファスシリコン半導体層とが、基板の法線方向から見て
略重なるように形成され、該アモルファスシリコン半導
体層の表面及び側壁を覆うパッシベーション膜に設けら
れた開口を介して、前記アモルファスシリコン半導体層
とソース／ドレイン電極とが接続され、前記ゲート電極
と同層に形成され、積層された前記透明電極及び前記金
属膜のうち前記金属膜のみを除去して形成された画素電
極に、前記ソース電極が接続され、前記画素電極には、
前記パッシベーション膜が、前記ゲート電極と同層に形
成された容量蓄積電極と前記ソース電極と同層に形成さ
れた対向電極とで挟まれた蓄積容量部が設けられている
ものである。 【００１７】本発明においては、前記開口により露出し
たアモルファスシリコン半導体層表層に、リンがドープ
されたｎ+層が形成され、金属のみからなる前記ソース
／ドレイン電極が前記ｎ+層に直接接続されている構成
とすることもできる。 【００１８】また、本発明は、第３の視点において、ア
クティブマトリクス基板の製造方法を提供する。該方法
は、（ａ）透明絶縁性基板上に透明電極と金属膜とをこ
の順に積層し、第１のマスクを用いて、ゲート電極、ゲ
ート配線及び画素電極を形成する工程と、（ｂ）該ゲー
ト電極上にゲート絶縁膜とアモルファスシリコン半導体
層とを積層し、第２のマスクを用いて、ゲート絶縁膜と
アモルファスシリコン半導体層とを所定の形状に加工す
る工程と、（ｃ）該アモルファスシリコン半導体層の表
面及び側壁を覆うようにパッシベーション膜を堆積し、
第３のマスクを用いて、前記アモルファスシリコン半導
体層上の所定の位置に前記パッシベーション膜を貫通
し、ソース／ドレイン電極と接続するための開口を設け
ると共に、前記画素電極上に前記パッシベーション膜及
び前記金属膜を貫通し、前記金属酸化膜が露出する開口
を形成する工程と、（ｄ）前記パッシベーション膜及び
開口部上層に電極層を堆積し、第４のマスクを用いて、
前記ソース電極用の開口部に露出したアモルファスシリ
コン層と前記画素電極とを接続する配線を形成すると共
に、前記ドレイン電極用の開口部に露出したアモルファ
スシリコン層に接続されるドレイン配線を形成する工程
と、を少なくとも有するものである。 【００１９】 【発明の実施の形態】本発明に係るアクティブマトリク
ス基板は、その好ましい一実施の形態において、透明絶
縁性基板上に透明電極と金属膜とを積層し、第１のマス
クを用いて、ゲート電極（図３の２ａ、２ｂ）及び画素
電極を形成し、その上層にゲート絶縁膜（図３の４）と
真性アモルファスシリコン層（図３の５）とを積層し、
第２のマスクを用いて、一括して所定の形状に加工し、
真性アモルファスシリコン層の表面及び側壁を覆うよう
に堆積したパッシベーション膜（図３の９）に所定の開
口を設け、その上層に電極層（図３の７、８）を堆積
し、第４のマスクを用いて、所定の配線を形成すること
により、４枚のマスクのみで真性アモルファスシリコン
層をパッシベーション膜で完全に覆ったチャネル保護型
アクティブマトリクス基板を製造する。 【００２０】 【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。 【００２１】［実施例１］まず、図１乃至図４を参照し
て本発明の第１の実施例に係る縦電界（ＴＮ）方式のチ
ャネル保護型アクティブマトリクス基板及びその製造方
法について説明する。図１は、第１の実施例に係るアク
ティブマトリクス基板の回路図であり、図２は、アクテ
ィブマトリクス基板の製造工程を示す平面図であり、１
画素を抜き出したものである。また、図３は、アクティ
ブマトリクス基板の製造工程を示す断面図であり、図中
の左側はゲート端子部（図１のＡ−Ａ´断面）、中央は
画素部（図２のＣ−Ｃ´断面）、右側はドレイン端子部
（図１のＢ−Ｂ´断面）を示している。図４は、アクテ
ィブマトリクス基板のゲートストレージ部及び保護トラ
ンジスタ部のゲート電極とドレイン配線の接続或いはゲ
ート配線とソース／ドレイン電極の接続の形状を示す断
面図である。 【００２２】第１の実施例に係るアクティブマトリクス
基板は、液晶をアクティブマトリクス基板に設けた配向
膜と対向する基板に設けた配向膜とで駆動する縦電界
（ツイストネマティック：ＴＮ）方式の液晶表示装置用
の基板であり、ＴＦＴ１７を構成する真性ａ−Ｓｉ層５
の上面及び側面をパッシベーション膜９で完全に覆った
チャネル保護型のアクティブマトリクス基板である。 【００２３】本実施例のアクティブマトリクス基板の製
造方法について、図２及び図３を参照して説明する。ま
ず、図３（ａ）に示すように、ガラス等の透明絶縁性基
板１上に透明電極（ＩＴＯ）とＣｒ、Ｔｉ、Ｍｏ、Ａｌ
等の金属膜とを、例えば、スパッタ法を用いて、ＩＴＯ
を３０〜１００ｎｍ、金属膜を０．１〜０．３μｍ程度
の膜厚でこの順に積層する。その後、図２（ａ）に示す
形状のマスクを用いて画素電極１０、ゲート電極２及び
ゲート配線１２となる領域にレジストパターンを形成
し、レジストパターンで覆われていない領域の金属膜及
びＩＴＯをウェットエッチングにより除去する。 【００２４】次に、透明絶縁性基板１全面に、ＳｉＮｘ
等のゲート絶縁膜４及び半導体層となる真性ａ−Ｓｉ層
５をプラズマＣＶＤ法等により連続的に成膜する。Ｓｉ
Ｎｘの膜厚としては０．３〜０．５μｍ程度、ａ−Ｓｉ
の膜厚は０．０５〜０．２μｍ程度が好ましい。成膜
後、第２のマスクを用いて、ゲート電極を覆うようにレ
ジストパターンを形成し、ドライエッチングによって不
要な真性ａ−Ｓｉ層５及びのゲート絶縁膜４をエッチン
グ除去し、図３（ｂ）に示す構造を得る。 【００２５】次に、基板１全面にＴＦＴ１７のチャネル
保護膜となるＳｉＮｘ等のパッシベーション膜９を、プ
ラズマＣＶＤ法によって、例えば、膜厚０．１〜０．４
μｍ程度で成膜する。続いて、真性ａ−Ｓｉ層５上層の
ソース／ドレイン接合部、画素電極１０、ゲート端子１
５及びドレイン端子１６にコンタクトホール１１を有す
る第３のマスクを用いてレジストパターンを形成し、ド
ライ又はウェットエッチングによって露出したパッシベ
ーション膜９を除去し、続いて、ドライ又はウェットエ
ッチングによって画素電極１０及びゲート端子１５、ド
レイン端子１６のゲート金属膜のみを除去してＩＴＯを
露出させて、図３（ｃ）の構造を得る。 【００２６】次に、真性ａ−Ｓｉ層５とのオーミック接
続を得るために、不純物をドープしたｎ+ａ−Ｓｉから
なるオーミックコンタクト層６をＣＶＤ法により、例え
ば、２０〜１００ｎｍの膜厚で成膜し、続いてソース／
ドレイン電極７、８となるＣｒ、Ｍｏ、Ｔｉ等のバリア
膜とＡｌ等の金属膜をスパッタ法により、例えば、０．
１〜０．３μｍ程度の膜厚で成膜する。 【００２７】なお、ａ−Ｓｉ層とのオーミック接続を得
るための方法として、オーミックコンタクト層６を形成
する代わりに、パッシベーション膜９に開口を形成後、
基板をＰＨ3プラズマ雰囲気中に保持し、リンを真性ａ
−Ｓｉ層５に拡散させて真性ａ−Ｓｉ層５表層にｎ+層
を形成することによっても、同様に真性ａ−Ｓｉ層５と
ソース／ドレイン電極７、８とのオーミック接続を得る
ことができる。その際の処理条件としては、例えば、プ
ラズマＣＶＤ装置を用いて３００℃の温度で、ＰＨ3／
Ｈ2（０．５％ＰＨ3）ガスを１０００ｓｃｃｍで供給
し、圧力：２００Ｐａ、ＲＦパワー：０．１Ｗ／ｃｍ2
で５分間処理することにより達成できる。 【００２８】次に、第４のマスクを用いて、不要なソー
ス／ドレイン金属膜をエッチングし、真性ａ−Ｓｉ層５
のソース電極８と画素電極１０とを接続し、ドレイン電
極７に接続されるドレイン配線１４を形成する。次に、
酸素プラズマ処理や酸化性雰囲気中熱処理等により、ド
レイン配線表面を酸化させる。このような酸化処理を行
うことによって、小さな機械的衝撃で液晶層内に存在す
る導電性異物がドレイン配線とカラーフィルタ側の共通
透明電極とを、ショートさせるという不具合が発生する
ことを防止できる。以上によって、図３（ｄ）の構造の
アクティブマトリクス基板を製造することができる。 【００２９】このように、本実施例のアクティブマトリ
クス基板の製造方法によれば、４枚のマスクのみで真性
ａ−Ｓｉ層５の表面及び側壁をＳｉＮｘのような緻密な
パッシベーション膜９で完全に覆ったチャネル保護型ア
クティブマトリクス基板を形成することができ、従来の
製造方法に比べて、少なくとも１ＰＲ分工程を簡略化す
ることができる。真性ａ−Ｓｉ層５が緻密なパッシベー
ション膜で覆われていない場合、ＴＦＴ特性の劣化によ
るムラ等の表示不良が発生するという不具合があるが、
本発明によればそのような不具合が発生することがな
い。 【００３０】また、本実施例の方法で製造したゲートス
トレージキャパシタは、図３（ｃ）の工程でゲート絶縁
膜を除去しているために、図４（ａ）に示すようにパッ
シベーション膜９のみをゲート電極２と同層に形成した
電極とソース電極８と同層に形成したゲートストレージ
電極２１とで挟み込む構造とすることができ、従来方法
で製造した構造を示す図１３（ａ）と比較すると、ゲー
ト絶縁膜４がない分、蓄積容量を大きくすることができ
る。つまり、ストレージキャパシタの占有面積を小さく
しても必要な容量値が確保できるため、開口率を大きく
することもできる。 【００３１】また、アクティブマトリクス基板には、各
々のドレイン配線１４とゲート配線１２との間に、ＴＦ
Ｔの静電破壊防止用の保護素子１８を設けている。この
保護素子１８は、画素を駆動するＴＦＴと同じ工程で形
成され、ゲート電極とソース／ドレイン電極がドレイン
配線１４に接続され、ソース／ドレイン電極がゲート配
線１２に接続されたＴＦＴと、ゲート電極とソース／ド
レイン電極がゲート配線１２に接続され、ソース／ドレ
イン電極がドレイン配線１４に接続されたＴＦＴとで構
成される。この保護素子１８を作るためにゲート金属膜
とソース／ドレイン金属膜とを接続する必要がある。そ
のために図３（ｃ）の工程でゲート絶縁膜４を除去し、
図３（ｄ）の工程でオーミックコンタクト層６及びドレ
イン配線１４を形成することにより、図４（ｂ）のよう
にドレイン配線１４とゲート配線１２とをオーミックコ
ンタクト層６にて接続できる。すなわち、ＴＦＴの静電
破壊防止用の保護素子もＰＲ数を４としたままで形成で
きる。なお、ゲートストレージ電極２１やドレイン配線
１４の表面も段落００２８に説明した工程にて同時に酸
化処理されるが、図４ではその酸化膜の図示を省略して
いる。 【００３２】［実施例２］次に、本発明の第２の実施例
に係るチャネル保護型のアクティブマトリクス基板及び
その製造方法について、図５を参照して説明する。図５
は、アクティブマトリクス基板の製造工程を示す断面図
であり、図中の左側はゲート端子部（図１のＡ−Ａ´断
面）、中央は画素部（図２のＣ−Ｃ´断面）、右側はド
レイン端子部（図１のＢ−Ｂ´断面）を示している。な
お、第２の実施例と前記した第１の実施例との相違点
は、チャネル保護膜となるパッシベーション膜９の上に
有機層間膜を形成し基板の平坦化を図ったことであり、
その他の構造、材料、膜厚、製法等は前記した第１の実
施例と同様である。 【００３３】第２の実施例に係るアクティブマトリクス
基板の製造方法について説明すると、まず、第１の実施
例と同様に、第１のマスクを用いて、透明絶縁性基板１
のゲート電極２、画素電極１０、ゲート／ドレイン端子
１５、１６にＩＴＯとＣｒ、Ｔｉ、Ｍｏ、Ａｌ等の金属
の積層構造の電極を形成し、ゲート絶縁膜４及び真性ａ
−Ｓｉ層５を積層後、第２のマスクを用いて、ゲート絶
縁膜４がゲート電極２を覆うようパターン形成する。次
に、第１の実施例では、パッシベーション膜９をチャネ
ル保護に必要な膜厚として０．１〜０．４μｍの膜厚で
形成したが、本実施例では、このパッシベーション膜９
の上に更に有機層間膜２６を堆積して基板の平坦化を同
時に行うことを特徴としている。 【００３４】有機層間膜としては、例えば、アクリル樹
脂、ＢＣＢ（ベンゾシクロブテン）やポリイミド等の有
機材料を用い、０．２〜１．０μｍ程度の膜厚でこれら
の有機材料を堆積することによって、図５（ｃ）に示す
ように、基板を平坦化することができる。このような有
機層間膜２６を設けることによって、ＴＦＴ１７の段差
により液晶の配向状態が不均一になるという問題を回避
することができる。 【００３５】また、平坦化を行う他の方法として、図示
していないが、例えば、パッシベーション膜９のＳｉＮ
ｘの成膜レート、成膜温度等の成膜条件を変えて、膜質
が粗な膜を形成する方法や、緻密なＳｉＮｘ膜の上に粗
なＳｉＮｘ膜を２層構造で形成する方法や、また、異な
る材質の膜を多層に積層する方法、例えば、緻密なＳｉ
Ｎｘの上にＳｉＯ2等を積層する方法等がある。 【００３６】ここで、緻密なＳｉＮｘの上にＳｉＯ2膜
を形成する方法について説明すると、成膜条件として、
まずＳｉＮｘを第１の実施例と同様にＣＶＤ法により成
膜速度０．１μｍ／ｍｉｎ程度で０．１μｍ程度堆積
し、引き続きＳｉＯ2をＣＶＤ法により成膜速度０．５
μｍ／ｍｉｎ程度で１μｍ程度堆積する。すると、真性
ａ−Ｓｉ層５端部の段差を埋めるようにパッシベーショ
ン膜９を形成することができ、有機層間膜２６を形成す
るのと同様の効果を達成することができる。 【００３７】また、ＳｉＮｘの成膜レートを変える場合
は、通常、０．１μｍ／ｍｉｎ程度で成膜するところを
０．５μｍ／ｍｉｎ程度に大きくすることによって平坦
化することが可能となる。このように成膜速度を大きく
することによって、成膜時間が短くできる。 【００３８】また、ＳｉＮｘの膜質が粗くなることによ
って絶縁膜としての機能が低下する場合には、まず、下
地に通常の成膜レートで緻密なＳｉＮｘ膜を０．１μｍ
程度堆積し、その後成膜レートを大きくして１μｍ程度
堆積することによって、チャネル保護と平坦化の両方の
機能を持たせることが可能となる。 【００３９】パッシベーション膜９及び有機層間膜２６
を堆積後、第３のマスクを用いて、所定の部分にコンタ
クトホール１１を設け、不純物をドープしたｎ+ａ−Ｓ
ｉからなるオーミックコンタクト層６及びＣｒ、Ｔｉ、
Ｍｏ、Ａｌ等の金属膜を堆積し、第４のマスクを用い
て、所定の形状に加工し、図５（ｄ）の構造のアクティ
ブマトリクス基板を製造することができる。なお、オー
ミックコンタクト層６の代わりに真性ａ−Ｓｉ層５表面
にリンを拡散してｎ+層を形成することもできるのは前
記した第１の実施例と同様である。 【００４０】上述したように、本実施例の製造方法によ
れば、前記した第１の実施例の効果に加えて、真性ａ−
Ｓｉ層５の保護をより確実にすると共に、ＴＦＴ部の段
差を小さくすることができる。このように、段差を小さ
くして基板を平坦化することによって、配向膜の表面が
平坦にでき、段差部分がある場合に発生していた液晶の
配向乱れが防止できるため、基板間に矜持される液晶の
配向状態を良好にすることができるという効果がある。 【００４１】［実施例３］次に、図６乃至図８を参照し
て、本発明の第３の実施例に係るチャネル保護型のアク
ティブマトリクス基板及びその製造方法について説明す
る。図６は、第３の実施例に係る横電界方式のアクティ
ブマトリクス基板の回路図であり、図７は、アクティブ
マトリクス基板の製造工程を示す平面図であり、１画素
を抜き出したものである。また、図８は、アクティブマ
トリクス基板の製造工程を示す断面図であり、図中の左
側はゲート端子部（図６のＥ−Ｅ´断面）、中央は画素
部（図７のＧ−Ｇ´断面）、右側はドレイン端子部（図
６のＦ−Ｆ´断面）を示している。図８は、アクティブ
マトリクス基板の電極の接続状態を示す断面図である。 【００４２】本実施例と前記した第１の実施例との相違
点は、本実施例では、櫛歯上に形成した共通電極３と画
素電極１０との間の電界で液晶の配向を制御する横電界
方式のアクティブマトリクス基板に本発明の製造方法を
適用したものであり、基本的な製造方法は前記した第１
の実施例と同様である。 【００４３】図７及び図８を参照して、横電界方式のア
クティブマトリクス基板の製造方法について説明する。
まず、図８（ａ）に示すように、透明絶縁性基板１上に
共通電極３及びゲート電極２となるＣｒ、Ｔｉ、Ｍｏ、
Ａｌ等の金属膜を、例えば、スパッタ法を用いて、０．
１〜０．３μｍ程度の膜厚でこの順に堆積し、第１のマ
スクを用いて、共通電極３、ドレイン電極７及びドレイ
ン配線１４となる領域にレジストパターンを形成し、不
要な金属膜をウェットエッチングにより除去する。 【００４４】次に、基板１全面にＳｉＮｘ等のゲート絶
縁膜４及び半導体層となる真性ａ−Ｓｉ層５をプラズマ
ＣＶＤ法等により連続的に成膜する。ＳｉＮｘの膜厚と
しては０．３〜０．５μｍ程度、真性ａ−Ｓｉの膜厚は
０．０５〜０．２μｍ程度が好ましい。成膜後、第２の
マスクを用いて、ゲート電極２を覆うようにレジストパ
ターンを形成し、ドライエッチングによって不要な真性
ａ−Ｓｉ層５及びゲート絶縁膜４をエッチング除去し、
図７（ｂ）、図８（ｂ）に示す構造を得る。 【００４５】次に、基板１全面にＴＦＴのチャネル保護
膜となるＳｉＮｘ等のパッシベーション膜９を、プラズ
マＣＶＤ法によって、例えば、膜厚０．１〜０．４μｍ
程度で成膜する。続いて、真性ａ−Ｓｉ層５上層のソー
ス／ドレイン接合部及びゲート端子部に開口を有する第
３のマスクを用いてレジストパターンを形成し、ドライ
又はウェットエッチングによってパッシベーション膜９
を除去し、図７（ｃ）、図８（ｃ）の構造を得る。 【００４６】次に、真性ａ−Ｓｉ層５とのオーミック接
続を得るために、不純物をドープしたｎ+ａ−Ｓｉ層か
らなるオーミックコンタクト層６を、ＣＶＤ法により、
例えば、２０〜１００ｎｍの膜厚で成膜し、続いてソー
ス／ドレイン電極７、８となるＣｒ、Ｍｏ、Ｔｉ、Ａｌ
等の金属膜をスパッタ法により、例えば、０．１〜０．
３μｍ程度の膜厚で成膜する。なお、真性ａ−Ｓｉ層５
とのオーミック接続を得るための方法として、オーミッ
クコンタクト層６を形成する代わりに真性ａ−Ｓｉ層５
にリンを拡散させてｎ+層を形成することができるのは
前記した第１の実施例と同様である。 【００４７】そして、最後に第４のマスクを用いて、不
要なソース／ドレイン金属膜をエッチングすることによ
って、図７（ｄ）、図８（ｄ）の構造の横電界方式のチ
ャネル保護型アクティブマトリクス基板を製造すること
ができる。 【００４８】このように、本実施例の製造方法では、前
記した第１の実施例と同様に、４枚のマスクのみで真性
ａ−Ｓｉ層５の表面及び側壁をパッシベーション膜９で
完全に覆った横電界方式のアクティブマトリクス基板を
形成することができ、従来の製造方法に比べて少なくと
も１ＰＲ分工程を簡略化することができる。 【００４９】また、本実施例の方法で製造した場合、共
通配線１３とゲート配線１２の接続部、及び、ゲート電
極２とドレイン配線１４、ゲート配線１２とソース電極
８は、図７（ｂ）の工程で、不要なゲート絶縁膜４を除
去しているため、図９（ａ）、（ｂ）に示す構造とな
り、従来の構造を示す図１５（ａ）、（ｂ）と比較する
と、ゲート絶縁膜４がない分、コンタクトホールを浅く
することができ、接続が容易になるという効果がある。 【００５０】更に、前記した第２の実施例と同様に、パ
ッシベーション膜の膜厚を厚くしたり、ＳｉＮｘの成膜
条件を適宜変更したり、異なる材質の膜を積層した構造
にすることによって、平坦化を図ることができる。 【００５１】［実施例４］次に、図１０及び図１２を参
照して、本発明の第４の実施例に係る横電界方式のチャ
ネル保護型アクティブマトリクス基板及びその製造方法
について説明する。図１０は、アクティブマトリクス基
板の製造工程を示す平面図であり、１画素を抜き出した
ものである。また、図１１は、アクティブマトリクス基
板の製造工程を示す断面図であり、図中の左側はゲート
端子部（図６のＥ−Ｅ´断面）、中央は画素部（図７の
Ｈ−Ｈ´断面）、右側はドレイン端子部（図６のＦ−Ｆ
´断面）を示している。図１２は、アクティブマトリク
ス基板の電極の接続状態を示す断面図である。本実施例
と前記した第３の実施例との相違点は、ゲート絶縁層を
基板全面に残したことであり、その他の製造条件は前記
した第３の実施例と同様である。 【００５２】図１０及び図１１を参照して、横電界方式
のアクティブマトリクス基板の製造方法について説明す
る。まず、前記した第３の実施例と同様に、透明絶縁性
基板１上に共通電極３及びゲート電極２となるＣｒ、Ｔ
ｉ、Ｍｏ、Ａｌ等の金属膜をスパッタ法を用いて、０．
１〜０．３μｍの膜厚でこの順に堆積し、第１のマスク
を用いてパターン形成する。 【００５３】次に、基板１全面にＳｉＮｘ等のゲート絶
縁膜４及び半導体層となる真性ａ−Ｓｉ５をプラズマＣ
ＶＤ法等によりそれぞれ０．３〜０．５μｍ程度、０．
０５〜０．２μｍ程度の膜厚で連続的に成膜する。ここ
で本実施例では、成膜後、第２のマスクを用いてゲート
電極２上のみに真性ａ−Ｓｉ層５を残すようにエッチン
グし、ゲート絶縁膜４を基板１全面に残すことにより、
図１０（ｂ）、図１１（ｂ）に示す構造を得る。 【００５４】次に、基板１全面にＴＦＴのチャネル保護
膜となるＳｉＮｘ等のパッシベーション膜９を、プラズ
マＣＶＤ法によって、膜厚０．１〜０．４μｍ程度に成
膜する。続いて、第３のマスクを用いて真性ａ−Ｓｉ層
５上層のソース／ドレイン接合部、ゲート、ドレイン端
子部の開口部のパッシベーション膜を除去するが、本実
施例では、ゲート、ドレイン端子部にはゲート絶縁膜４
が残っており、このゲート絶縁膜４も同様にエッチング
除去し、図１０（ｃ）、図１１（ｃ）の構造を得る。 【００５５】次に、真性ａ−Ｓｉ層５とのオーミック接
続を得るためのｎ+ａ−Ｓｉからなるオーミックコンタ
クト層６をＣＶＤ法により、２０〜１００ｎｍの膜厚で
成膜し、続いてソース／ドレイン電極７、８となるＣ
ｒ、Ｍｏ、Ｔｉ、Ａｌ等の金属膜をスパッタ法により、
０．１〜０．３μｍ程度の膜厚で成膜する。なお、真性
ａ−Ｓｉ層５とのオーミック接続を得るための方法とし
て、真性ａ−Ｓｉ層５表面にリン等を拡散させることに
よっても同様の効果を得ることができることは前記した
第３の実施例と同様である。 【００５６】そして、最後に第４のマスクを用いて、不
要なソース／ドレイン金属膜をエッチングすることによ
って図１１（ｄ）の構造の横電界方式のチャネル保護型
アクティブマトリクス基板を製造することができる。 【００５７】このように、本実施例の製造方法では、前
記した第３の実施例と同様に、４枚のマスクのみで真性
ａ−Ｓｉ層５の表面及び側壁がパッシベーション膜９で
完全に覆われた横電界方式のアクティブマトリクス基板
を形成することができ、従来の製造方法に比べて少なく
とも１ＰＲ分工程を簡略化することができる。 【００５８】また、本実施例の方法で製造した共通配線
１３とゲート配線１２の接続部、及び、ゲート電極２と
ドレイン配線１４、ゲート配線１２とソース電極８は、
図１２（ａ）、（ｂ）のようになり、前記した第３の実
施例と比較するとゲート絶縁膜が残っている分、層間膜
の膜厚が厚くなるが、これにより、ゲートとドレインと
のショート不良の低減という効果が得られる。 【００５９】 【発明の効果】以上説明したように、本発明によれば、
４枚のマスクのみで、真性ａ−Ｓｉ半導体層を完全にチ
ャネル保護膜で覆ったチャネル保護型アクティブマトリ
クス基板を製造することができ、アクティブマトリクス
基板の低価格化を実現することができるという効果を奏
する。 【００６０】その理由は、ゲート絶縁膜とａ−Ｓｉ半導
体層とを同一のマスクを用いて一括してエッチングした
後に、パッシベーション膜を堆積しているために、工程
を削減すると共にａ−Ｓｉ半導体層をパッシベーション
膜で完全に覆うことができるからである。 【００６１】また、本発明によれば、パッシベーション
膜の膜厚を適宜最適化することにより、ＴＦＴ部の段差
を小さくすることもでき、これによって対向基板との間
に矜持される液晶の配向状態を均一にそろえることがで
きるという効果もある。 【００６２】しかも、本発明によれば、ストレージキャ
パシタ、静電破壊防止用の保護素子、ゲート端子及びド
レイン端子の開口部分、共通電極へのトランスファーパ
ッド及びその端子の開口部分の全てが形成されたアクテ
ィブマトリクス基板を得ることができる。
クス基板及びその製造方法に関し、特に、アモルファス
シリコン半導体層表面にチャネル保護膜が形成されてい
るチャネル保護型アクティブマトリクス基板及びその製
造方法に関する。 【０００２】 【従来の技術】薄膜トランジスタ等のアクティブ素子を
用いたアクティブマトリックス型液晶表示装置は、薄型
で軽量という特徴をもち、高画質のフラットパネルディ
スプレイとして利用されている。液晶表示装置は、透明
電極を形成した２枚の基板で液晶を挟み込み透明電極間
に印加した電圧で液晶を駆動する、縦電界（ツイステッ
ドネマチック：ＴＮ）方式、又は、液晶層を相互間に狭
持介在させる櫛歯状の画素電極を用いて駆動する横電界
方式が用いられるが、いずれの方式においても、低価格
化を実現するためにアクティブマトリクス基板の製造工
程の簡略化の検討が進められている。 【０００３】図１に示すように、一般にＴＮ方式のアク
ティブマトリクス基板は、互いに直交する方向に延在す
るゲート配線１２及びドレイン配線１４と、これらの配
線で囲まれた領域に形成される画素電極１０と、ゲート
配線とドレイン配線の交差部近傍に形成される薄膜トラ
ンジスタ（ＴＦＴ）１７とから構成され、薄膜トランジ
スタ１７の表面には性能を確保するためのチャネル保護
膜が形成される。このアクティブマトリクス基板の薄膜
トランジスタ１７及び画素電極１０上には液晶を所定の
方向に配列させる配向膜（図示せず）が形成され、カラ
ーフィルタ、共通電極、配向膜等が形成された対向基板
との間に液晶が封入され液晶表示装置が形成される。 【０００４】このようなアクティブマトリクス基板の一
般的な製造方法について説明する。まず、透明絶縁性基
板上にＩＴＯ(Indium Tin Oxide)を堆積し、第１のフォ
トマスクを用いてレジストパターンを形成し、露出した
ＩＴＯをエッチングして画素電極を形成する。続いて、
透明絶縁性基板上にゲート電極となるＣｒ、Ｍｏ、Ａｌ
等の金属膜を堆積し、第２のフォトマスクを用いてレジ
ストパターンを形成し、露出した金属膜をエッチングし
てゲート電極を形成する。 【０００５】次に、ゲート電極を覆うようにＳｉＮｘ等
のゲート絶縁膜を堆積し、第３のフォトマスクを用い
て、所定の位置に開口部を設けた後、アモルファスシリ
コン（以下、ａ−Ｓｉ）を堆積し、第４のフォトマスク
を用いてａ−Ｓｉを選択的にエッチングして島状のａ−
Ｓｉ層を形成する。そして、ａ−Ｓｉ層の上層にＳｉＮ
ｘ等のチャネル保護膜を堆積し、第５のフォトマスクを
用いて、ａ−Ｓｉ層上のチャネル位置にチャネル保護膜
が残るようにチャネル保護膜をエッチングする。 【０００６】次に、ａ−Ｓｉ層とのオーミック接触を得
るために、不純物をドープしたｎ+ａ−Ｓｉを堆積した
後、続いてＣｒ、Ｍｏ、Ａｌ等の金属を堆積し、第６の
フォトマスクを用いて、ソース／ドレイン電極を形成す
る。上述した方法でアクティブマトリクス基板を製造す
るには、合計で６枚のマスクを用いた処理が必要であ
り、工程削減のための種々の製造方法が提案されてい
る。 【０００７】それらの製造方法として、例えば、特開昭
６３−２１８９２５号公報記載の発明について図１３を
参照して説明する。図１３は、従来のＴＮ方式アクティ
ブマトリクス基板の製造方法を模式的に示す工程断面図
であり、図の左側はゲート端子部を、中央は画素部をそ
れぞれ表している。 【０００８】上記公報記載のアクティブマトリクス基板
は、まず、図１３（ａ）に示すように、透明絶縁性基板
１上にスパッタ法によりＩＴＯとＣｒ、Ｍｏ、Ａｌ等の
金属膜を連続して堆積し、第１のフォトマスクを用いて
レジストパターンを形成し、露出したＩＴＯと金属膜を
エッチングしてゲート電極２及び画素電極１０を同時に
形成する。 【０００９】次に、図１３（ｂ）に示すように、ＳｉＮ
ｘ等のゲート絶縁膜４、真性ａ−Ｓｉ層５及びＳｉＮｘ
等のチャネル保護膜２５を連続して堆積した後、第２の
フォトマスクを用いて、真性ａ−Ｓｉ層５のチャネル領
域にチャネル保護膜２５が形成されるように不要なチャ
ネル保護膜２５を選択的にエッチングする。 【００１０】次に、図１３（ｃ）に示すように、不純物
をドープしたｎ+ａ−Ｓｉからなるオーミックコンタク
ト層６を堆積し、第３のフォトマスクを用いて、オーミ
ックコンタクト層６、真性ａ−Ｓｉ層５、ゲート絶縁膜
４及び上層ゲート金属膜を一括してエッチングし、画素
電極１０及びゲート電極２取り出し部分のＩＴＯを露出
させる。 【００１１】次に、図１３（ｄ）に示すように、Ａｌ等
のソース／ドレイン金属膜を堆積し、第４のフォトマス
クを用いて、チャネル領域上部のソース／ドレイン金属
膜及びオーミックコンタクト層６を選択的にエッチング
すると共に、ソース／ドレイン金属膜を所定の形状に加
工してアクティブマトリクス基板の製造を終了する。 【００１２】 【発明が解決しようとする課題】上述した公報記載の方
法によれば、４枚のマスクで真性ａ−Ｓｉ層５上部のチ
ャンネル領域にチャネル保護膜２５が形成されたアクテ
ィブマトリクス基板を製造することができるが、チャネ
ル保護膜２５形成後、図１３（ｃ）の工程でオーミック
コンタクト層６、真性ａ−Ｓｉ層５、ゲート絶縁層４及
び上層ゲート金属膜を一括してエッチングするために、
真性ａ−Ｓｉ層５の側面がチャネル保護膜２５によって
覆われずに露出してしまうという問題がある。 【００１３】このように真性ａ−Ｓｉ層５側壁がＳｉＮ
ｘ等の緻密な材質のチャネル保護膜２５で覆われていな
い場合は、ポリイミド配向膜のような粗な膜しか介さず
に液晶層が存在することになり、液晶層内に存在する不
純物が拡散や電界により真性ａ−Ｓｉ層５中に入り、Ｔ
ＦＴの特性を著しく劣化させてしまう。この問題を回避
するために、現在実用化されているアクティブマトリク
ス基板では、図１３（ｄ）の工程後にパッシベーション
膜を被覆し、真性ａ−Ｓｉ層５の側面を覆っている。こ
の場合、ゲート端子とドレイン端子と画素電極を開口す
るため、第５のマスクを使用しなければならず、１ＰＲ
分工程が増加することになり、結局工数削減の効果が損
なわれてしまうという問題がある。 【００１４】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、チャネル保護型で、か
つ、ａ−Ｓｉ層の全面をパッシベーション膜で覆うこと
ができるアクティブマトリクス基板を４枚のマスクで形
成することができるアクティブマトリクス基板及びその
製造方法を提供することにある。 【００１５】 【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の視点において、透明絶縁性基板上
に透明電極と金属膜とがこの順に積層されたゲート電極
を有し、該ゲート電極を覆うように形成されたゲート絶
縁膜と、該ゲート絶縁膜上に配設されたアモルファスシ
リコン半導体層とが、基板の法線方向から見て略重なる
ように形成され、該アモルファスシリコン半導体層の表
面及び側壁を覆うパッシベーション膜に設けられた開口
を介して、前記アモルファスシリコン半導体層とソース
／ドレイン電極とが接続され、前記ゲート電極と同層に
形成され、積層された前記透明電極及び前記金属膜のう
ち前記金属膜のみを除去して形成された画素電極に、前
記ソース電極が接続されているものである。 【００１６】本発明は、第２の視点において、透明絶縁
性基板上に透明電極と金属膜とがこの順に積層されたゲ
ート電極を有し、該ゲート電極を覆うように形成された
ゲート絶縁膜と、該ゲート絶縁膜上に配設されたアモル
ファスシリコン半導体層とが、基板の法線方向から見て
略重なるように形成され、該アモルファスシリコン半導
体層の表面及び側壁を覆うパッシベーション膜に設けら
れた開口を介して、前記アモルファスシリコン半導体層
とソース／ドレイン電極とが接続され、前記ゲート電極
と同層に形成され、積層された前記透明電極及び前記金
属膜のうち前記金属膜のみを除去して形成された画素電
極に、前記ソース電極が接続され、前記画素電極には、
前記パッシベーション膜が、前記ゲート電極と同層に形
成された容量蓄積電極と前記ソース電極と同層に形成さ
れた対向電極とで挟まれた蓄積容量部が設けられている
ものである。 【００１７】本発明においては、前記開口により露出し
たアモルファスシリコン半導体層表層に、リンがドープ
されたｎ+層が形成され、金属のみからなる前記ソース
／ドレイン電極が前記ｎ+層に直接接続されている構成
とすることもできる。 【００１８】また、本発明は、第３の視点において、ア
クティブマトリクス基板の製造方法を提供する。該方法
は、（ａ）透明絶縁性基板上に透明電極と金属膜とをこ
の順に積層し、第１のマスクを用いて、ゲート電極、ゲ
ート配線及び画素電極を形成する工程と、（ｂ）該ゲー
ト電極上にゲート絶縁膜とアモルファスシリコン半導体
層とを積層し、第２のマスクを用いて、ゲート絶縁膜と
アモルファスシリコン半導体層とを所定の形状に加工す
る工程と、（ｃ）該アモルファスシリコン半導体層の表
面及び側壁を覆うようにパッシベーション膜を堆積し、
第３のマスクを用いて、前記アモルファスシリコン半導
体層上の所定の位置に前記パッシベーション膜を貫通
し、ソース／ドレイン電極と接続するための開口を設け
ると共に、前記画素電極上に前記パッシベーション膜及
び前記金属膜を貫通し、前記金属酸化膜が露出する開口
を形成する工程と、（ｄ）前記パッシベーション膜及び
開口部上層に電極層を堆積し、第４のマスクを用いて、
前記ソース電極用の開口部に露出したアモルファスシリ
コン層と前記画素電極とを接続する配線を形成すると共
に、前記ドレイン電極用の開口部に露出したアモルファ
スシリコン層に接続されるドレイン配線を形成する工程
と、を少なくとも有するものである。 【００１９】 【発明の実施の形態】本発明に係るアクティブマトリク
ス基板は、その好ましい一実施の形態において、透明絶
縁性基板上に透明電極と金属膜とを積層し、第１のマス
クを用いて、ゲート電極（図３の２ａ、２ｂ）及び画素
電極を形成し、その上層にゲート絶縁膜（図３の４）と
真性アモルファスシリコン層（図３の５）とを積層し、
第２のマスクを用いて、一括して所定の形状に加工し、
真性アモルファスシリコン層の表面及び側壁を覆うよう
に堆積したパッシベーション膜（図３の９）に所定の開
口を設け、その上層に電極層（図３の７、８）を堆積
し、第４のマスクを用いて、所定の配線を形成すること
により、４枚のマスクのみで真性アモルファスシリコン
層をパッシベーション膜で完全に覆ったチャネル保護型
アクティブマトリクス基板を製造する。 【００２０】 【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。 【００２１】［実施例１］まず、図１乃至図４を参照し
て本発明の第１の実施例に係る縦電界（ＴＮ）方式のチ
ャネル保護型アクティブマトリクス基板及びその製造方
法について説明する。図１は、第１の実施例に係るアク
ティブマトリクス基板の回路図であり、図２は、アクテ
ィブマトリクス基板の製造工程を示す平面図であり、１
画素を抜き出したものである。また、図３は、アクティ
ブマトリクス基板の製造工程を示す断面図であり、図中
の左側はゲート端子部（図１のＡ−Ａ´断面）、中央は
画素部（図２のＣ−Ｃ´断面）、右側はドレイン端子部
（図１のＢ−Ｂ´断面）を示している。図４は、アクテ
ィブマトリクス基板のゲートストレージ部及び保護トラ
ンジスタ部のゲート電極とドレイン配線の接続或いはゲ
ート配線とソース／ドレイン電極の接続の形状を示す断
面図である。 【００２２】第１の実施例に係るアクティブマトリクス
基板は、液晶をアクティブマトリクス基板に設けた配向
膜と対向する基板に設けた配向膜とで駆動する縦電界
（ツイストネマティック：ＴＮ）方式の液晶表示装置用
の基板であり、ＴＦＴ１７を構成する真性ａ−Ｓｉ層５
の上面及び側面をパッシベーション膜９で完全に覆った
チャネル保護型のアクティブマトリクス基板である。 【００２３】本実施例のアクティブマトリクス基板の製
造方法について、図２及び図３を参照して説明する。ま
ず、図３（ａ）に示すように、ガラス等の透明絶縁性基
板１上に透明電極（ＩＴＯ）とＣｒ、Ｔｉ、Ｍｏ、Ａｌ
等の金属膜とを、例えば、スパッタ法を用いて、ＩＴＯ
を３０〜１００ｎｍ、金属膜を０．１〜０．３μｍ程度
の膜厚でこの順に積層する。その後、図２（ａ）に示す
形状のマスクを用いて画素電極１０、ゲート電極２及び
ゲート配線１２となる領域にレジストパターンを形成
し、レジストパターンで覆われていない領域の金属膜及
びＩＴＯをウェットエッチングにより除去する。 【００２４】次に、透明絶縁性基板１全面に、ＳｉＮｘ
等のゲート絶縁膜４及び半導体層となる真性ａ−Ｓｉ層
５をプラズマＣＶＤ法等により連続的に成膜する。Ｓｉ
Ｎｘの膜厚としては０．３〜０．５μｍ程度、ａ−Ｓｉ
の膜厚は０．０５〜０．２μｍ程度が好ましい。成膜
後、第２のマスクを用いて、ゲート電極を覆うようにレ
ジストパターンを形成し、ドライエッチングによって不
要な真性ａ−Ｓｉ層５及びのゲート絶縁膜４をエッチン
グ除去し、図３（ｂ）に示す構造を得る。 【００２５】次に、基板１全面にＴＦＴ１７のチャネル
保護膜となるＳｉＮｘ等のパッシベーション膜９を、プ
ラズマＣＶＤ法によって、例えば、膜厚０．１〜０．４
μｍ程度で成膜する。続いて、真性ａ−Ｓｉ層５上層の
ソース／ドレイン接合部、画素電極１０、ゲート端子１
５及びドレイン端子１６にコンタクトホール１１を有す
る第３のマスクを用いてレジストパターンを形成し、ド
ライ又はウェットエッチングによって露出したパッシベ
ーション膜９を除去し、続いて、ドライ又はウェットエ
ッチングによって画素電極１０及びゲート端子１５、ド
レイン端子１６のゲート金属膜のみを除去してＩＴＯを
露出させて、図３（ｃ）の構造を得る。 【００２６】次に、真性ａ−Ｓｉ層５とのオーミック接
続を得るために、不純物をドープしたｎ+ａ−Ｓｉから
なるオーミックコンタクト層６をＣＶＤ法により、例え
ば、２０〜１００ｎｍの膜厚で成膜し、続いてソース／
ドレイン電極７、８となるＣｒ、Ｍｏ、Ｔｉ等のバリア
膜とＡｌ等の金属膜をスパッタ法により、例えば、０．
１〜０．３μｍ程度の膜厚で成膜する。 【００２７】なお、ａ−Ｓｉ層とのオーミック接続を得
るための方法として、オーミックコンタクト層６を形成
する代わりに、パッシベーション膜９に開口を形成後、
基板をＰＨ3プラズマ雰囲気中に保持し、リンを真性ａ
−Ｓｉ層５に拡散させて真性ａ−Ｓｉ層５表層にｎ+層
を形成することによっても、同様に真性ａ−Ｓｉ層５と
ソース／ドレイン電極７、８とのオーミック接続を得る
ことができる。その際の処理条件としては、例えば、プ
ラズマＣＶＤ装置を用いて３００℃の温度で、ＰＨ3／
Ｈ2（０．５％ＰＨ3）ガスを１０００ｓｃｃｍで供給
し、圧力：２００Ｐａ、ＲＦパワー：０．１Ｗ／ｃｍ2
で５分間処理することにより達成できる。 【００２８】次に、第４のマスクを用いて、不要なソー
ス／ドレイン金属膜をエッチングし、真性ａ−Ｓｉ層５
のソース電極８と画素電極１０とを接続し、ドレイン電
極７に接続されるドレイン配線１４を形成する。次に、
酸素プラズマ処理や酸化性雰囲気中熱処理等により、ド
レイン配線表面を酸化させる。このような酸化処理を行
うことによって、小さな機械的衝撃で液晶層内に存在す
る導電性異物がドレイン配線とカラーフィルタ側の共通
透明電極とを、ショートさせるという不具合が発生する
ことを防止できる。以上によって、図３（ｄ）の構造の
アクティブマトリクス基板を製造することができる。 【００２９】このように、本実施例のアクティブマトリ
クス基板の製造方法によれば、４枚のマスクのみで真性
ａ−Ｓｉ層５の表面及び側壁をＳｉＮｘのような緻密な
パッシベーション膜９で完全に覆ったチャネル保護型ア
クティブマトリクス基板を形成することができ、従来の
製造方法に比べて、少なくとも１ＰＲ分工程を簡略化す
ることができる。真性ａ−Ｓｉ層５が緻密なパッシベー
ション膜で覆われていない場合、ＴＦＴ特性の劣化によ
るムラ等の表示不良が発生するという不具合があるが、
本発明によればそのような不具合が発生することがな
い。 【００３０】また、本実施例の方法で製造したゲートス
トレージキャパシタは、図３（ｃ）の工程でゲート絶縁
膜を除去しているために、図４（ａ）に示すようにパッ
シベーション膜９のみをゲート電極２と同層に形成した
電極とソース電極８と同層に形成したゲートストレージ
電極２１とで挟み込む構造とすることができ、従来方法
で製造した構造を示す図１３（ａ）と比較すると、ゲー
ト絶縁膜４がない分、蓄積容量を大きくすることができ
る。つまり、ストレージキャパシタの占有面積を小さく
しても必要な容量値が確保できるため、開口率を大きく
することもできる。 【００３１】また、アクティブマトリクス基板には、各
々のドレイン配線１４とゲート配線１２との間に、ＴＦ
Ｔの静電破壊防止用の保護素子１８を設けている。この
保護素子１８は、画素を駆動するＴＦＴと同じ工程で形
成され、ゲート電極とソース／ドレイン電極がドレイン
配線１４に接続され、ソース／ドレイン電極がゲート配
線１２に接続されたＴＦＴと、ゲート電極とソース／ド
レイン電極がゲート配線１２に接続され、ソース／ドレ
イン電極がドレイン配線１４に接続されたＴＦＴとで構
成される。この保護素子１８を作るためにゲート金属膜
とソース／ドレイン金属膜とを接続する必要がある。そ
のために図３（ｃ）の工程でゲート絶縁膜４を除去し、
図３（ｄ）の工程でオーミックコンタクト層６及びドレ
イン配線１４を形成することにより、図４（ｂ）のよう
にドレイン配線１４とゲート配線１２とをオーミックコ
ンタクト層６にて接続できる。すなわち、ＴＦＴの静電
破壊防止用の保護素子もＰＲ数を４としたままで形成で
きる。なお、ゲートストレージ電極２１やドレイン配線
１４の表面も段落００２８に説明した工程にて同時に酸
化処理されるが、図４ではその酸化膜の図示を省略して
いる。 【００３２】［実施例２］次に、本発明の第２の実施例
に係るチャネル保護型のアクティブマトリクス基板及び
その製造方法について、図５を参照して説明する。図５
は、アクティブマトリクス基板の製造工程を示す断面図
であり、図中の左側はゲート端子部（図１のＡ−Ａ´断
面）、中央は画素部（図２のＣ−Ｃ´断面）、右側はド
レイン端子部（図１のＢ−Ｂ´断面）を示している。な
お、第２の実施例と前記した第１の実施例との相違点
は、チャネル保護膜となるパッシベーション膜９の上に
有機層間膜を形成し基板の平坦化を図ったことであり、
その他の構造、材料、膜厚、製法等は前記した第１の実
施例と同様である。 【００３３】第２の実施例に係るアクティブマトリクス
基板の製造方法について説明すると、まず、第１の実施
例と同様に、第１のマスクを用いて、透明絶縁性基板１
のゲート電極２、画素電極１０、ゲート／ドレイン端子
１５、１６にＩＴＯとＣｒ、Ｔｉ、Ｍｏ、Ａｌ等の金属
の積層構造の電極を形成し、ゲート絶縁膜４及び真性ａ
−Ｓｉ層５を積層後、第２のマスクを用いて、ゲート絶
縁膜４がゲート電極２を覆うようパターン形成する。次
に、第１の実施例では、パッシベーション膜９をチャネ
ル保護に必要な膜厚として０．１〜０．４μｍの膜厚で
形成したが、本実施例では、このパッシベーション膜９
の上に更に有機層間膜２６を堆積して基板の平坦化を同
時に行うことを特徴としている。 【００３４】有機層間膜としては、例えば、アクリル樹
脂、ＢＣＢ（ベンゾシクロブテン）やポリイミド等の有
機材料を用い、０．２〜１．０μｍ程度の膜厚でこれら
の有機材料を堆積することによって、図５（ｃ）に示す
ように、基板を平坦化することができる。このような有
機層間膜２６を設けることによって、ＴＦＴ１７の段差
により液晶の配向状態が不均一になるという問題を回避
することができる。 【００３５】また、平坦化を行う他の方法として、図示
していないが、例えば、パッシベーション膜９のＳｉＮ
ｘの成膜レート、成膜温度等の成膜条件を変えて、膜質
が粗な膜を形成する方法や、緻密なＳｉＮｘ膜の上に粗
なＳｉＮｘ膜を２層構造で形成する方法や、また、異な
る材質の膜を多層に積層する方法、例えば、緻密なＳｉ
Ｎｘの上にＳｉＯ2等を積層する方法等がある。 【００３６】ここで、緻密なＳｉＮｘの上にＳｉＯ2膜
を形成する方法について説明すると、成膜条件として、
まずＳｉＮｘを第１の実施例と同様にＣＶＤ法により成
膜速度０．１μｍ／ｍｉｎ程度で０．１μｍ程度堆積
し、引き続きＳｉＯ2をＣＶＤ法により成膜速度０．５
μｍ／ｍｉｎ程度で１μｍ程度堆積する。すると、真性
ａ−Ｓｉ層５端部の段差を埋めるようにパッシベーショ
ン膜９を形成することができ、有機層間膜２６を形成す
るのと同様の効果を達成することができる。 【００３７】また、ＳｉＮｘの成膜レートを変える場合
は、通常、０．１μｍ／ｍｉｎ程度で成膜するところを
０．５μｍ／ｍｉｎ程度に大きくすることによって平坦
化することが可能となる。このように成膜速度を大きく
することによって、成膜時間が短くできる。 【００３８】また、ＳｉＮｘの膜質が粗くなることによ
って絶縁膜としての機能が低下する場合には、まず、下
地に通常の成膜レートで緻密なＳｉＮｘ膜を０．１μｍ
程度堆積し、その後成膜レートを大きくして１μｍ程度
堆積することによって、チャネル保護と平坦化の両方の
機能を持たせることが可能となる。 【００３９】パッシベーション膜９及び有機層間膜２６
を堆積後、第３のマスクを用いて、所定の部分にコンタ
クトホール１１を設け、不純物をドープしたｎ+ａ−Ｓ
ｉからなるオーミックコンタクト層６及びＣｒ、Ｔｉ、
Ｍｏ、Ａｌ等の金属膜を堆積し、第４のマスクを用い
て、所定の形状に加工し、図５（ｄ）の構造のアクティ
ブマトリクス基板を製造することができる。なお、オー
ミックコンタクト層６の代わりに真性ａ−Ｓｉ層５表面
にリンを拡散してｎ+層を形成することもできるのは前
記した第１の実施例と同様である。 【００４０】上述したように、本実施例の製造方法によ
れば、前記した第１の実施例の効果に加えて、真性ａ−
Ｓｉ層５の保護をより確実にすると共に、ＴＦＴ部の段
差を小さくすることができる。このように、段差を小さ
くして基板を平坦化することによって、配向膜の表面が
平坦にでき、段差部分がある場合に発生していた液晶の
配向乱れが防止できるため、基板間に矜持される液晶の
配向状態を良好にすることができるという効果がある。 【００４１】［実施例３］次に、図６乃至図８を参照し
て、本発明の第３の実施例に係るチャネル保護型のアク
ティブマトリクス基板及びその製造方法について説明す
る。図６は、第３の実施例に係る横電界方式のアクティ
ブマトリクス基板の回路図であり、図７は、アクティブ
マトリクス基板の製造工程を示す平面図であり、１画素
を抜き出したものである。また、図８は、アクティブマ
トリクス基板の製造工程を示す断面図であり、図中の左
側はゲート端子部（図６のＥ−Ｅ´断面）、中央は画素
部（図７のＧ−Ｇ´断面）、右側はドレイン端子部（図
６のＦ−Ｆ´断面）を示している。図８は、アクティブ
マトリクス基板の電極の接続状態を示す断面図である。 【００４２】本実施例と前記した第１の実施例との相違
点は、本実施例では、櫛歯上に形成した共通電極３と画
素電極１０との間の電界で液晶の配向を制御する横電界
方式のアクティブマトリクス基板に本発明の製造方法を
適用したものであり、基本的な製造方法は前記した第１
の実施例と同様である。 【００４３】図７及び図８を参照して、横電界方式のア
クティブマトリクス基板の製造方法について説明する。
まず、図８（ａ）に示すように、透明絶縁性基板１上に
共通電極３及びゲート電極２となるＣｒ、Ｔｉ、Ｍｏ、
Ａｌ等の金属膜を、例えば、スパッタ法を用いて、０．
１〜０．３μｍ程度の膜厚でこの順に堆積し、第１のマ
スクを用いて、共通電極３、ドレイン電極７及びドレイ
ン配線１４となる領域にレジストパターンを形成し、不
要な金属膜をウェットエッチングにより除去する。 【００４４】次に、基板１全面にＳｉＮｘ等のゲート絶
縁膜４及び半導体層となる真性ａ−Ｓｉ層５をプラズマ
ＣＶＤ法等により連続的に成膜する。ＳｉＮｘの膜厚と
しては０．３〜０．５μｍ程度、真性ａ−Ｓｉの膜厚は
０．０５〜０．２μｍ程度が好ましい。成膜後、第２の
マスクを用いて、ゲート電極２を覆うようにレジストパ
ターンを形成し、ドライエッチングによって不要な真性
ａ−Ｓｉ層５及びゲート絶縁膜４をエッチング除去し、
図７（ｂ）、図８（ｂ）に示す構造を得る。 【００４５】次に、基板１全面にＴＦＴのチャネル保護
膜となるＳｉＮｘ等のパッシベーション膜９を、プラズ
マＣＶＤ法によって、例えば、膜厚０．１〜０．４μｍ
程度で成膜する。続いて、真性ａ−Ｓｉ層５上層のソー
ス／ドレイン接合部及びゲート端子部に開口を有する第
３のマスクを用いてレジストパターンを形成し、ドライ
又はウェットエッチングによってパッシベーション膜９
を除去し、図７（ｃ）、図８（ｃ）の構造を得る。 【００４６】次に、真性ａ−Ｓｉ層５とのオーミック接
続を得るために、不純物をドープしたｎ+ａ−Ｓｉ層か
らなるオーミックコンタクト層６を、ＣＶＤ法により、
例えば、２０〜１００ｎｍの膜厚で成膜し、続いてソー
ス／ドレイン電極７、８となるＣｒ、Ｍｏ、Ｔｉ、Ａｌ
等の金属膜をスパッタ法により、例えば、０．１〜０．
３μｍ程度の膜厚で成膜する。なお、真性ａ−Ｓｉ層５
とのオーミック接続を得るための方法として、オーミッ
クコンタクト層６を形成する代わりに真性ａ−Ｓｉ層５
にリンを拡散させてｎ+層を形成することができるのは
前記した第１の実施例と同様である。 【００４７】そして、最後に第４のマスクを用いて、不
要なソース／ドレイン金属膜をエッチングすることによ
って、図７（ｄ）、図８（ｄ）の構造の横電界方式のチ
ャネル保護型アクティブマトリクス基板を製造すること
ができる。 【００４８】このように、本実施例の製造方法では、前
記した第１の実施例と同様に、４枚のマスクのみで真性
ａ−Ｓｉ層５の表面及び側壁をパッシベーション膜９で
完全に覆った横電界方式のアクティブマトリクス基板を
形成することができ、従来の製造方法に比べて少なくと
も１ＰＲ分工程を簡略化することができる。 【００４９】また、本実施例の方法で製造した場合、共
通配線１３とゲート配線１２の接続部、及び、ゲート電
極２とドレイン配線１４、ゲート配線１２とソース電極
８は、図７（ｂ）の工程で、不要なゲート絶縁膜４を除
去しているため、図９（ａ）、（ｂ）に示す構造とな
り、従来の構造を示す図１５（ａ）、（ｂ）と比較する
と、ゲート絶縁膜４がない分、コンタクトホールを浅く
することができ、接続が容易になるという効果がある。 【００５０】更に、前記した第２の実施例と同様に、パ
ッシベーション膜の膜厚を厚くしたり、ＳｉＮｘの成膜
条件を適宜変更したり、異なる材質の膜を積層した構造
にすることによって、平坦化を図ることができる。 【００５１】［実施例４］次に、図１０及び図１２を参
照して、本発明の第４の実施例に係る横電界方式のチャ
ネル保護型アクティブマトリクス基板及びその製造方法
について説明する。図１０は、アクティブマトリクス基
板の製造工程を示す平面図であり、１画素を抜き出した
ものである。また、図１１は、アクティブマトリクス基
板の製造工程を示す断面図であり、図中の左側はゲート
端子部（図６のＥ−Ｅ´断面）、中央は画素部（図７の
Ｈ−Ｈ´断面）、右側はドレイン端子部（図６のＦ−Ｆ
´断面）を示している。図１２は、アクティブマトリク
ス基板の電極の接続状態を示す断面図である。本実施例
と前記した第３の実施例との相違点は、ゲート絶縁層を
基板全面に残したことであり、その他の製造条件は前記
した第３の実施例と同様である。 【００５２】図１０及び図１１を参照して、横電界方式
のアクティブマトリクス基板の製造方法について説明す
る。まず、前記した第３の実施例と同様に、透明絶縁性
基板１上に共通電極３及びゲート電極２となるＣｒ、Ｔ
ｉ、Ｍｏ、Ａｌ等の金属膜をスパッタ法を用いて、０．
１〜０．３μｍの膜厚でこの順に堆積し、第１のマスク
を用いてパターン形成する。 【００５３】次に、基板１全面にＳｉＮｘ等のゲート絶
縁膜４及び半導体層となる真性ａ−Ｓｉ５をプラズマＣ
ＶＤ法等によりそれぞれ０．３〜０．５μｍ程度、０．
０５〜０．２μｍ程度の膜厚で連続的に成膜する。ここ
で本実施例では、成膜後、第２のマスクを用いてゲート
電極２上のみに真性ａ−Ｓｉ層５を残すようにエッチン
グし、ゲート絶縁膜４を基板１全面に残すことにより、
図１０（ｂ）、図１１（ｂ）に示す構造を得る。 【００５４】次に、基板１全面にＴＦＴのチャネル保護
膜となるＳｉＮｘ等のパッシベーション膜９を、プラズ
マＣＶＤ法によって、膜厚０．１〜０．４μｍ程度に成
膜する。続いて、第３のマスクを用いて真性ａ−Ｓｉ層
５上層のソース／ドレイン接合部、ゲート、ドレイン端
子部の開口部のパッシベーション膜を除去するが、本実
施例では、ゲート、ドレイン端子部にはゲート絶縁膜４
が残っており、このゲート絶縁膜４も同様にエッチング
除去し、図１０（ｃ）、図１１（ｃ）の構造を得る。 【００５５】次に、真性ａ−Ｓｉ層５とのオーミック接
続を得るためのｎ+ａ−Ｓｉからなるオーミックコンタ
クト層６をＣＶＤ法により、２０〜１００ｎｍの膜厚で
成膜し、続いてソース／ドレイン電極７、８となるＣ
ｒ、Ｍｏ、Ｔｉ、Ａｌ等の金属膜をスパッタ法により、
０．１〜０．３μｍ程度の膜厚で成膜する。なお、真性
ａ−Ｓｉ層５とのオーミック接続を得るための方法とし
て、真性ａ−Ｓｉ層５表面にリン等を拡散させることに
よっても同様の効果を得ることができることは前記した
第３の実施例と同様である。 【００５６】そして、最後に第４のマスクを用いて、不
要なソース／ドレイン金属膜をエッチングすることによ
って図１１（ｄ）の構造の横電界方式のチャネル保護型
アクティブマトリクス基板を製造することができる。 【００５７】このように、本実施例の製造方法では、前
記した第３の実施例と同様に、４枚のマスクのみで真性
ａ−Ｓｉ層５の表面及び側壁がパッシベーション膜９で
完全に覆われた横電界方式のアクティブマトリクス基板
を形成することができ、従来の製造方法に比べて少なく
とも１ＰＲ分工程を簡略化することができる。 【００５８】また、本実施例の方法で製造した共通配線
１３とゲート配線１２の接続部、及び、ゲート電極２と
ドレイン配線１４、ゲート配線１２とソース電極８は、
図１２（ａ）、（ｂ）のようになり、前記した第３の実
施例と比較するとゲート絶縁膜が残っている分、層間膜
の膜厚が厚くなるが、これにより、ゲートとドレインと
のショート不良の低減という効果が得られる。 【００５９】 【発明の効果】以上説明したように、本発明によれば、
４枚のマスクのみで、真性ａ−Ｓｉ半導体層を完全にチ
ャネル保護膜で覆ったチャネル保護型アクティブマトリ
クス基板を製造することができ、アクティブマトリクス
基板の低価格化を実現することができるという効果を奏
する。 【００６０】その理由は、ゲート絶縁膜とａ−Ｓｉ半導
体層とを同一のマスクを用いて一括してエッチングした
後に、パッシベーション膜を堆積しているために、工程
を削減すると共にａ−Ｓｉ半導体層をパッシベーション
膜で完全に覆うことができるからである。 【００６１】また、本発明によれば、パッシベーション
膜の膜厚を適宜最適化することにより、ＴＦＴ部の段差
を小さくすることもでき、これによって対向基板との間
に矜持される液晶の配向状態を均一にそろえることがで
きるという効果もある。 【００６２】しかも、本発明によれば、ストレージキャ
パシタ、静電破壊防止用の保護素子、ゲート端子及びド
レイン端子の開口部分、共通電極へのトランスファーパ
ッド及びその端子の開口部分の全てが形成されたアクテ
ィブマトリクス基板を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＴＮ方式液晶表示
装置用アクティブマトリクス基板の回路図である。 【図２】本発明の第１の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示す上面図である。 【図３】本発明の第１の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示す断面図である。 【図４】本発明の第１の実施例に係るアクティブマトリ
クス基板の容量部及び配線接続部の構造を示す断面図で
ある。 【図５】本発明の第２の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示す断面図である。 【図６】本発明の第３の実施例に係るＴＮ方式液晶表示
装置用アクティブマトリクス基板の回路図である。 【図７】本発明の第３の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示す上面図である。 【図８】本発明の第３の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示す断面図である。 【図９】本発明の第３の実施例に係るアクティブマトリ
クス基板の配線接続部の構造を示す断面図である。 【図１０】本発明の第４の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示す上面図である。 【図１１】本発明の第４の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示す断面図である。 【図１２】本発明の第４の実施例に係るアクティブマト
リクス基板の配線接続部の構造を示す断面図である。 【図１３】従来のアクティブマトリクス基板の製造工程
を模式的に示す断面図である。 【図１４】従来のアクティブマトリクス基板の容量部及
び配線接続部の構造を示す断面図である。 【図１５】従来のアクティブマトリクス基板の配線接続
部の構造を示す断面図である。 【符号の説明】 １ 透明絶縁性基板 ２ ゲート電極 ２ａ 下層ゲート電極（ＩＴＯ層） ２ｂ 上層ゲート電極（金属層） ３ 共通電極 ４ ゲート絶縁膜 ５ 真性ａ−Ｓｉ層 ６ オーミックコンタクト層（ｎ+ａ−Ｓｉ層） ７ ドレイン電極 ８ ソース電極 ９ パッシベーション膜 １０ 画素電極 １１ コンタクトホール １２ ゲート配線 １２ａ 下層ゲート配線（ＩＴＯ層） １２ｂ 上層ゲート配線（金属層） １３ 共通配線 １４ ドレイン配線 １４ａ 下層ドレイン配線（ｎ+ａ−Ｓｉ層） １４ｂ 上層ドレイン配線（金属層） １５ ゲート端子 １６ ドレイン端子 １７ 画素駆動用薄膜トランジスタ １８ 保護トランジスタ １９ 共通電極へのトランスファーパッド ２０ Ａｌ酸化層 ２１ ゲートストレージ電極 ２２ 共通配線接層 ２３ ソース／ドレイン配線 ２４ 接続配線層 ２５ チャネル保護膜 ２６ 有機層間膜
装置用アクティブマトリクス基板の回路図である。 【図２】本発明の第１の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示す上面図である。 【図３】本発明の第１の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示す断面図である。 【図４】本発明の第１の実施例に係るアクティブマトリ
クス基板の容量部及び配線接続部の構造を示す断面図で
ある。 【図５】本発明の第２の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示す断面図である。 【図６】本発明の第３の実施例に係るＴＮ方式液晶表示
装置用アクティブマトリクス基板の回路図である。 【図７】本発明の第３の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示す上面図である。 【図８】本発明の第３の実施例に係るアクティブマトリ
クス基板の製造工程を模式的に示す断面図である。 【図９】本発明の第３の実施例に係るアクティブマトリ
クス基板の配線接続部の構造を示す断面図である。 【図１０】本発明の第４の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示す上面図である。 【図１１】本発明の第４の実施例に係るアクティブマト
リクス基板の製造工程を模式的に示す断面図である。 【図１２】本発明の第４の実施例に係るアクティブマト
リクス基板の配線接続部の構造を示す断面図である。 【図１３】従来のアクティブマトリクス基板の製造工程
を模式的に示す断面図である。 【図１４】従来のアクティブマトリクス基板の容量部及
び配線接続部の構造を示す断面図である。 【図１５】従来のアクティブマトリクス基板の配線接続
部の構造を示す断面図である。 【符号の説明】 １ 透明絶縁性基板 ２ ゲート電極 ２ａ 下層ゲート電極（ＩＴＯ層） ２ｂ 上層ゲート電極（金属層） ３ 共通電極 ４ ゲート絶縁膜 ５ 真性ａ−Ｓｉ層 ６ オーミックコンタクト層（ｎ+ａ−Ｓｉ層） ７ ドレイン電極 ８ ソース電極 ９ パッシベーション膜 １０ 画素電極 １１ コンタクトホール １２ ゲート配線 １２ａ 下層ゲート配線（ＩＴＯ層） １２ｂ 上層ゲート配線（金属層） １３ 共通配線 １４ ドレイン配線 １４ａ 下層ドレイン配線（ｎ+ａ−Ｓｉ層） １４ｂ 上層ドレイン配線（金属層） １５ ゲート端子 １６ ドレイン端子 １７ 画素駆動用薄膜トランジスタ １８ 保護トランジスタ １９ 共通電極へのトランスファーパッド ２０ Ａｌ酸化層 ２１ ゲートストレージ電極 ２２ 共通配線接層 ２３ ソース／ドレイン配線 ２４ 接続配線層 ２５ チャネル保護膜 ２６ 有機層間膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 田中 宏明
東京都港区芝五丁目７番１号 日本電気
株式会社内
(72)発明者 早瀬 貴介
東京都港区芝五丁目７番１号 日本電気
株式会社内
(72)発明者 加納 博司
東京都港区芝五丁目７番１号 日本電気
株式会社内
(72)発明者 金子 若彦
東京都港区芝五丁目７番１号 日本電気
株式会社内
(72)発明者 宮原 妙
東京都港区芝五丁目７番１号 日本電気
株式会社内
(72)発明者 坂本 道昭
東京都港区芝五丁目７番１号 日本電気
株式会社内
(72)発明者 中田 慎一
鹿児島県出水市大野原町2080 鹿児島日
本電気株式会社内
(56)参考文献 特開 平２−19840（ＪＰ，Ａ)
特開 平10−133227（ＪＰ，Ａ)
特開 平10−48672（ＪＰ，Ａ)
特開 平９−92838（ＪＰ，Ａ)
特開 平９−73101（ＪＰ，Ａ)
特開 平11−163356（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/1368
G02F 1/1333
G02F 1/1343
H01L 29/78
Claims (1)
- (57)【特許請求の範囲】 【請求項１】（ａ）透明絶縁性基板上に透明電極と金属
膜とをこの順に積層し、第１のマスクを用いて、ゲート
電極、ゲート配線及び画素電極を形成する工程と、 （ｂ）該ゲート電極上にゲート絶縁膜とアモルファスシ
リコン半導体層とを積層し、第２のマスクを用いて、ゲ
ート絶縁膜とアモルファスシリコン半導体層とを所定の
形状に加工する工程と、 （ｃ）該アモルファスシリコン半導体層の表面及び側壁
を覆うようにパッシベーション膜を堆積し、第３のマス
クを用いて、前記アモルファスシリコン半導体層上の所
定の位置に前記パッシベーション膜を除去し、ソース／
ドレイン電極と接続するための開口を設けると同時に、
前記画素電極上の前記パッシベーション膜及び前記金属
膜を除去し、前記透明電極が露出する開口を形成する工
程と、 （ｄ）前記パッシベーション膜及び開口部の一部に電極
層を堆積し、第４のマスクを用いて、前記ソース電極用
の開口部に露出した前記アモルファスシリコン半導体層
と前記画素電極とを接続する電極を形成すると共に、前
記ドレイン電極用の開口部に露出した前記アモルファス
シリコン半導体層に接続されるドレイン配線を形成する
工程と、を少なくとも有することを特徴とするアクティ
ブマトリクス基板の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30468299A JP3420135B2 (ja) | 1999-10-26 | 1999-10-26 | アクティブマトリクス基板の製造方法 |
| US09/695,212 US6788355B1 (en) | 1999-10-26 | 2000-10-25 | Active matrix LCD panel |
| TW089122614A TW519763B (en) | 1999-10-26 | 2000-10-26 | Active matrix LCD panel |
| KR10-2000-0063203A KR100524250B1 (ko) | 1999-10-26 | 2000-10-26 | 액티브 매트릭스 액정 표시 패널 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30468299A JP3420135B2 (ja) | 1999-10-26 | 1999-10-26 | アクティブマトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001125134A JP2001125134A (ja) | 2001-05-11 |
| JP3420135B2 true JP3420135B2 (ja) | 2003-06-23 |
Family
ID=17935965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30468299A Expired - Fee Related JP3420135B2 (ja) | 1999-10-26 | 1999-10-26 | アクティブマトリクス基板の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6788355B1 (ja) |
| JP (1) | JP3420135B2 (ja) |
| KR (1) | KR100524250B1 (ja) |
| TW (1) | TW519763B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7341234B2 (ja) | 2018-11-09 | 2023-09-08 | シァメン ホンファ エレクトリック パワー コントロールズ カンパニー リミテッド | 短絡電流防止用直流リレー |
| US12020880B2 (en) | 2018-11-09 | 2024-06-25 | Xiamen Hongfa Electric Power Controls Co., Ltd. | Direct-current relay having a function of extinguishing arc and resisting short-circuit current |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100806807B1 (ko) * | 2001-06-19 | 2008-02-22 | 엘지.필립스 엘시디 주식회사 | 포토 레지스트 스트리퍼 및 이를 이용한 액정표시소자의제조방법 |
| KR100838185B1 (ko) * | 2001-09-24 | 2008-06-13 | 엘지디스플레이 주식회사 | 어레이 기판 및 이를 이용한 액정 표시 장치와, 이의 제조방법 |
| JP2003172946A (ja) * | 2001-09-28 | 2003-06-20 | Fujitsu Display Technologies Corp | 液晶表示装置用基板及びそれを用いた液晶表示装置 |
| KR100816339B1 (ko) * | 2001-10-17 | 2008-03-24 | 삼성전자주식회사 | 박막 트랜지스터 기판 |
| KR100558714B1 (ko) * | 2003-10-14 | 2006-03-10 | 엘지.필립스 엘시디 주식회사 | 액정표시패널 및 그 제조 방법 |
| JP2005215275A (ja) | 2004-01-29 | 2005-08-11 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
| CN100386689C (zh) * | 2004-07-12 | 2008-05-07 | 友达光电股份有限公司 | 液晶显示器像素结构的制造方法 |
| CN100359397C (zh) * | 2004-08-09 | 2008-01-02 | 广辉电子股份有限公司 | 薄膜晶体管液晶显示器的像素结构的制造方法 |
| TWI284245B (en) | 2004-08-12 | 2007-07-21 | Au Optronics Corp | Pixel structure of a thin film transistor liquid crystal display and fabricating method thereof |
| TWI284246B (en) | 2004-08-13 | 2007-07-21 | Au Optronics Corp | Pixel structure of a liquid crystal display and fabricating method thereof and liquid crystal display panel |
| KR101073403B1 (ko) * | 2004-09-09 | 2011-10-17 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| JP4698998B2 (ja) * | 2004-09-30 | 2011-06-08 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| JP4700317B2 (ja) * | 2004-09-30 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| JP2006267545A (ja) * | 2005-03-24 | 2006-10-05 | Sanyo Epson Imaging Devices Corp | 電気光学装置および電子機器 |
| KR101201310B1 (ko) * | 2005-06-30 | 2012-11-14 | 엘지디스플레이 주식회사 | 반투과형 액정표시소자의 제조방법 |
| JP2007086197A (ja) * | 2005-09-20 | 2007-04-05 | Sharp Corp | アクティブマトリクス基板の製造方法、その製造方法により製造されたアクティブマトリクス基板を備えた表示装置 |
| US8957313B2 (en) | 2006-01-25 | 2015-02-17 | Idemitsu Kosan Co., Ltd. | Multilayer structure, and electrode for electrical circuit using the same |
| KR101217182B1 (ko) * | 2006-07-28 | 2012-12-31 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판, 이의 제조방법 및 이를 갖는표시패널 |
| JP2008129314A (ja) * | 2006-11-21 | 2008-06-05 | Hitachi Displays Ltd | 画像表示装置およびその製造方法 |
| KR101333594B1 (ko) | 2007-08-30 | 2013-11-26 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| CN102881696A (zh) * | 2008-09-19 | 2013-01-16 | 株式会社半导体能源研究所 | 显示装置 |
| KR101634411B1 (ko) * | 2008-10-31 | 2016-06-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 구동 회로, 표시 장치 및 전자 장치 |
| JP5339356B2 (ja) * | 2009-04-03 | 2013-11-13 | パナソニック液晶ディスプレイ株式会社 | 表示装置 |
| CN101963727B (zh) * | 2009-07-24 | 2012-02-29 | 北京京东方光电科技有限公司 | Ffs型tft-lcd阵列基板及其制造方法 |
| US8748892B2 (en) * | 2009-10-09 | 2014-06-10 | Lg Display Co., Ltd. | Thin film transistor and method for fabricating the same |
| CN102549638B (zh) | 2009-10-09 | 2015-04-01 | 株式会社半导体能源研究所 | 发光显示器件以及包括该发光显示器件的电子设备 |
| KR20120083341A (ko) | 2009-10-09 | 2012-07-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치 및 액정 표시 장치를 포함하는 전자 기기 |
| WO2011070944A1 (ja) | 2009-12-08 | 2011-06-16 | シャープ株式会社 | アクティブマトリクス基板及び表示装置 |
| RU2503085C1 (ru) * | 2009-12-09 | 2013-12-27 | Шарп Кабусики Кайся | Полупроводниковое устройство и способ его изготовления |
| TWI469356B (zh) * | 2010-03-03 | 2015-01-11 | Au Optronics Corp | 薄膜電晶體及其製造方法 |
| US20130102115A1 (en) * | 2010-07-08 | 2013-04-25 | Sharp Kabushiki Kaisha | Method for manufacturing active matrix substrate |
| KR101850066B1 (ko) * | 2011-11-01 | 2018-04-19 | 엘지디스플레이 주식회사 | 횡전계방식 액정표시장치용 어레이기판의 제조방법 |
| TWI522713B (zh) * | 2011-11-11 | 2016-02-21 | 友達光電股份有限公司 | 畫素結構與顯示面板 |
| KR102054000B1 (ko) | 2013-09-11 | 2019-12-10 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판, 액정 표시 장치 및 박막 트랜지스터 표시판의 제조방법 |
| CN103824866A (zh) * | 2014-03-03 | 2014-05-28 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制备方法、液晶显示面板 |
| KR20160013433A (ko) * | 2014-07-25 | 2016-02-04 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63218925A (ja) | 1987-03-06 | 1988-09-12 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JP3474975B2 (ja) | 1995-09-06 | 2003-12-08 | 株式会社 日立ディスプレイズ | 液晶表示装置およびその製造方法 |
| JPH0992838A (ja) | 1995-09-26 | 1997-04-04 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JP3541650B2 (ja) | 1996-10-22 | 2004-07-14 | セイコーエプソン株式会社 | 液晶パネル用基板、液晶パネル、及びそれを用いた電子機器並びに投写型表示装置 |
| TW396289B (en) * | 1996-10-29 | 2000-07-01 | Nippon Electric Co | Liquid crystal display device |
| JP3657371B2 (ja) * | 1996-11-06 | 2005-06-08 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型表示装置 |
| KR100212284B1 (ko) * | 1996-11-13 | 1999-08-02 | 윤종용 | 채널 보호형 박막 트랜지스터 기판 |
| JP3208658B2 (ja) * | 1997-03-27 | 2001-09-17 | 株式会社アドバンスト・ディスプレイ | 電気光学素子の製法 |
| JP3269787B2 (ja) * | 1997-05-27 | 2002-04-02 | シャープ株式会社 | 液晶表示装置 |
| JPH1124041A (ja) * | 1997-06-30 | 1999-01-29 | Toshiba Corp | 液晶表示装置 |
| JPH1138440A (ja) | 1997-07-17 | 1999-02-12 | Sharp Corp | アクティブマトリクス型液晶表示装置およびその製造方法 |
| JPH11163356A (ja) | 1997-11-28 | 1999-06-18 | Hitachi Ltd | 薄膜トランジスタおよびその製造方法 |
| US6380559B1 (en) * | 1999-06-03 | 2002-04-30 | Samsung Electronics Co., Ltd. | Thin film transistor array substrate for a liquid crystal display |
-
1999
- 1999-10-26 JP JP30468299A patent/JP3420135B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-25 US US09/695,212 patent/US6788355B1/en not_active Expired - Lifetime
- 2000-10-26 TW TW089122614A patent/TW519763B/zh not_active IP Right Cessation
- 2000-10-26 KR KR10-2000-0063203A patent/KR100524250B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7341234B2 (ja) | 2018-11-09 | 2023-09-08 | シァメン ホンファ エレクトリック パワー コントロールズ カンパニー リミテッド | 短絡電流防止用直流リレー |
| US12020880B2 (en) | 2018-11-09 | 2024-06-25 | Xiamen Hongfa Electric Power Controls Co., Ltd. | Direct-current relay having a function of extinguishing arc and resisting short-circuit current |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100524250B1 (ko) | 2005-10-26 |
| US6788355B1 (en) | 2004-09-07 |
| JP2001125134A (ja) | 2001-05-11 |
| KR20010040183A (ko) | 2001-05-15 |
| TW519763B (en) | 2003-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3420135B2 (ja) | アクティブマトリクス基板の製造方法 | |
| US6891196B2 (en) | Active matrix substrate and manufacturing method therefor | |
| KR100292922B1 (ko) | 박막트랜지스터,박막트랜지스터의제조방법및액정표시장치 | |
| TWI393970B (zh) | 薄膜電晶體陣列面板及其製造方法 | |
| JPH11284195A (ja) | 薄膜トランジスタおよび該薄膜トランジスタを用いた液晶表示装置 | |
| US6395586B1 (en) | Method for fabricating high aperture ratio TFT's and devices formed | |
| TW562961B (en) | Liquid crystal display device | |
| JP2776378B2 (ja) | 薄膜トランジスタアレイ基板およびその製造方法 | |
| JP4632617B2 (ja) | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 | |
| KR20010081859A (ko) | 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치 | |
| JP2005173106A (ja) | 電気光学装置及びその製造方法 | |
| JPH04366924A (ja) | アクティブマトリクス基板 | |
| KR100663288B1 (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
| JPH07122718B2 (ja) | 液晶表示装置 | |
| JP2000029071A (ja) | 表示装置用アレイ基板、及びその製造方法 | |
| KR100247271B1 (ko) | 유지 축전기를 가지는 액정 표시 장치 및 그 제조 방법 | |
| KR100580825B1 (ko) | 액티브 메트릭스 기판 제조방법 및 이에 의해 제조되는 게이트 | |
| JP3083965B2 (ja) | アクティブマトリクス基板 | |
| KR0175384B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| JP3011210B2 (ja) | アクティブマトリックス基板の製造方法 | |
| JPH0933949A (ja) | 液晶表示装置及びその製造方法 | |
| JPH06130405A (ja) | 液晶表示装置の製造方法 | |
| JPH06275644A (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR20040066286A (ko) | 반도체 소자용 배선 및 이를 포함하는 박막 트랜지스터어레이 기판 및 이들의 제조 방법 | |
| JP2000040827A (ja) | 半導体装置並びに半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021126 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030325 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |