JP2002523898A - 薄膜トランジスタおよびその製造方法 - Google Patents
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Abstract
(57)【要約】
絶縁ゲート頂部ゲート薄膜トランジスタにおいて、絶縁ゲート構体は、薄膜トランジスタの半導体本体上に設けられた第１ゲート絶縁層と、この第１ゲート絶縁層上に設けられた中間導電層と、この中間導電層上に設けられた第２ゲート絶縁層と、この第２ゲート絶縁層上に設けられたゲート導体とを具える。この中間導電層は、これによって個別の条件のもとで２つの絶縁層をエッチングすることができるとともにフィールドプレートとしても作用し、頂部絶縁層のネガティブ（負）に向かうアンダーカッティングの影響を低減し得るようにする。
Description
【０００１】 本発明は薄膜トランジスタ（以下、ＴＦＴと称する）およびその製造方法、特
に頂部ゲートＴＦＴに関するものである。ＴＦＴは一般にフラットパネルディス
プレイ（例えば、アクティブマトリックス液晶ディスプレイ）に、および大面積
（大型）電子装置に用いられる。本発明はかかる電子装置にも関するものである
。
に頂部ゲートＴＦＴに関するものである。ＴＦＴは一般にフラットパネルディス
プレイ（例えば、アクティブマトリックス液晶ディスプレイ）に、および大面積
（大型）電子装置に用いられる。本発明はかかる電子装置にも関するものである
。
【０００２】 セルマトリックスのスイッチング素子を形成するＴＦＴのアレイ、例えば米国
特許願US-A-5,130,829に記載されているようにフラットパネルディスプレイの開
発には著しい興味がある。かかるＴＦＴ装置はアモルファスまたはポリ結晶半導
体薄膜の部分と共に製造して薄膜トランジスタ装置の本体を形成する。
特許願US-A-5,130,829に記載されているようにフラットパネルディスプレイの開
発には著しい興味がある。かかるＴＦＴ装置はアモルファスまたはポリ結晶半導
体薄膜の部分と共に製造して薄膜トランジスタ装置の本体を形成する。
【０００３】
底部ゲートＴＦＴと比較し、頂部ゲートＴＦＴの利点の一つは、低抵抗ゲート
ラインをアルミニウムのような高導電性頂部ゲート金属とともに造り得るのが容
易であるからである。
ラインをアルミニウムのような高導電性頂部ゲート金属とともに造り得るのが容
易であるからである。
【０００４】 ２層ゲート絶縁構体を造ることは既知である。この場合には珪素層をパターン
化して個別のＴＦＴの珪素領域を画成する前に、珪素層上に下側ゲート絶縁層を
堆積することができる。半導体層の任意のパターン化前に半導体層上に下側ゲー
ト絶縁層を堆積することにより、半導体層および下側ゲート絶縁層間の境界の電
気特性を改善する。これら下側ゲート絶縁層および半導体層は共にエッチングし
て各トランジスタの半導体島を画成し、かかる構体の上に上側ゲート絶縁層を堆
積する。
化して個別のＴＦＴの珪素領域を画成する前に、珪素層上に下側ゲート絶縁層を
堆積することができる。半導体層の任意のパターン化前に半導体層上に下側ゲー
ト絶縁層を堆積することにより、半導体層および下側ゲート絶縁層間の境界の電
気特性を改善する。これら下側ゲート絶縁層および半導体層は共にエッチングし
て各トランジスタの半導体島を画成し、かかる構体の上に上側ゲート絶縁層を堆
積する。
【０００５】 頂部ゲートＴＦＴの製造の困難性の一つは、下側の半導体層をエッチング除去
しない処理を用いて、金属ゲートと整合されるゲート誘電体の垂直方向プロフィ
ールを形成することである。この困難性が生じる理由は、ゲート導体およびソー
ス導体が重畳する基板上の箇所において、ゲート導体およびソース導体間を絶縁
するに充分な厚さを頂部ゲート絶縁層が有するようにする必要があるからである
。しかし、ゲート絶縁体の厚さが増大するにつれて、エッチング中下側の珪素層
に対するダメージを回避するための困難性も増大する。
しない処理を用いて、金属ゲートと整合されるゲート誘電体の垂直方向プロフィ
ールを形成することである。この困難性が生じる理由は、ゲート導体およびソー
ス導体が重畳する基板上の箇所において、ゲート導体およびソース導体間を絶縁
するに充分な厚さを頂部ゲート絶縁層が有するようにする必要があるからである
。しかし、ゲート絶縁体の厚さが増大するにつれて、エッチング中下側の珪素層
に対するダメージを回避するための困難性も増大する。
【０００６】
本発明の目的は上述した欠点を回避するように構成された薄膜トランジスタを
提供せんとするものである。
提供せんとするものである。
【０００７】
本発明絶縁ゲート型頂部ゲート薄膜トランジスタは、絶縁ゲート構体が、薄膜
トランジスタの半導体本体上に設けられた第１ゲート絶縁層と、この第１ゲート
絶縁層上に設けられた中間導電層と、この中間導電層上に設けられた第２ゲート
絶縁層と、この第２ゲート絶縁層上に設けられたゲート導体とを具え、前記第2
ゲート絶縁層を前記第１ゲート絶縁層よりも肉厚としたことを特徴とする。
トランジスタの半導体本体上に設けられた第１ゲート絶縁層と、この第１ゲート
絶縁層上に設けられた中間導電層と、この中間導電層上に設けられた第２ゲート
絶縁層と、この第２ゲート絶縁層上に設けられたゲート導体とを具え、前記第2
ゲート絶縁層を前記第１ゲート絶縁層よりも肉厚としたことを特徴とする。
【０００８】
ゲート絶縁構体の一部分を形成する中間導電層はエッチングストッパ層として
作用して、ゲート導体と整列する垂直プロフィールを形成する最適条件の下で、
下側の半導体層を浸食しないエッチング条件を用いて妥協することなく、頂部第
２ゲート絶縁層をエッチング除去することができる。
作用して、ゲート導体と整列する垂直プロフィールを形成する最適条件の下で、
下側の半導体層を浸食しないエッチング条件を用いて妥協することなく、頂部第
２ゲート絶縁層をエッチング除去することができる。
【０００９】 従って、下側の第１ゲート絶縁層は単に相対的に薄い層とすることができ、こ
れにより、下側の半導体層に与える危険性を少なくして、充分に短い時間に亘り
エッチングを行うことができる。
れにより、下側の半導体層に与える危険性を少なくして、充分に短い時間に亘り
エッチングを行うことができる。
【００１０】 また、中間導電層は均一電位のフィールドプレートとして作用し、フィールド
プレーとが正しく整列されている場合には、薄膜トランジスタの満足な作動を確
実とする。従って、厚い第２ゲート絶縁層の正確なプロフィールは既知の処理の
場合よりも左程臨界的とはならなくなる。
プレーとが正しく整列されている場合には、薄膜トランジスタの満足な作動を確
実とする。従って、厚い第２ゲート絶縁層の正確なプロフィールは既知の処理の
場合よりも左程臨界的とはならなくなる。
【００１１】 前記第１ゲート絶縁層はその厚さを４０〜８０nmとすることができる。前記半
導体層はその厚さをほぼ４０nmとして、下側の絶縁層が半導体層の厚さに対比し
得る厚さとなるようにする。前記肉厚の第2ゲート絶縁層はその厚さを２００〜
３００nmとし、これにより、薄膜トランジスタの上側のゲート絶縁層と下側のソ
ースまたはドレイン電極との交差点の絶縁性を確実にする。
導体層はその厚さをほぼ４０nmとして、下側の絶縁層が半導体層の厚さに対比し
得る厚さとなるようにする。前記肉厚の第2ゲート絶縁層はその厚さを２００〜
３００nmとし、これにより、薄膜トランジスタの上側のゲート絶縁層と下側のソ
ースまたはドレイン電極との交差点の絶縁性を確実にする。
【００１２】 前記両ゲート絶縁層は窒化珪素を具えるのが好適であり、且つ、前記第１ゲー
ト絶縁層は珪素に富む窒化珪素とするのが好適である。これがためＴＦＴのコン
ダクタンスを改善することができる。 薄膜トランジスタはアモルファス珪素とするのが好適である。
ト絶縁層は珪素に富む窒化珪素とするのが好適である。これがためＴＦＴのコン
ダクタンスを改善することができる。 薄膜トランジスタはアモルファス珪素とするのが好適である。
【００１３】 また、本発明は薄膜トランジスタのアレイを具える電子装置を提供し、この電
子装置は例えば液晶ディスプレイを具えるようにすることができる。
子装置は例えば液晶ディスプレイを具えるようにすることができる。
【００１４】 さらに、本発明薄膜トランジスタの製造方法は、薄膜トランジスタの本体を画
成し、半導体の島として配列された半導体層上に設けられた絶縁ゲート構体を有
する薄膜トランジスタを製造するに当たり、前記絶縁ゲート構体は、前記半導体
層上に第１絶縁層、中間導体層および第２絶縁層を堆積する工程と、第２絶縁層
上にゲート導体層を堆積し、パターン化する工程と、前記中間導体層へのエッチ
ングにより第２絶縁層をパターン化する工程と、前記半導体層へのエッチングに
より前記中間導体層および第１絶縁層をパターン化する工程とによって形成する
ことを特徴とする。
成し、半導体の島として配列された半導体層上に設けられた絶縁ゲート構体を有
する薄膜トランジスタを製造するに当たり、前記絶縁ゲート構体は、前記半導体
層上に第１絶縁層、中間導体層および第２絶縁層を堆積する工程と、第２絶縁層
上にゲート導体層を堆積し、パターン化する工程と、前記中間導体層へのエッチ
ングにより第２絶縁層をパターン化する工程と、前記半導体層へのエッチングに
より前記中間導体層および第１絶縁層をパターン化する工程とによって形成する
ことを特徴とする。
【００１５】 本発明方法によれば、２つのゲート絶縁層は個別のエッチングプロセスによっ
てエッチングするため、これらプロセスを個別の装置に対しては省略することが
できる。これがため、厚い上側の第２絶縁層に対しては、エッチングを中間導体
装置に対して行って、上側の絶縁層に対するエッチングプロセスの選択時に、下
側の珪素層を考慮する必要はない。
てエッチングするため、これらプロセスを個別の装置に対しては省略することが
できる。これがため、厚い上側の第２絶縁層に対しては、エッチングを中間導体
装置に対して行って、上側の絶縁層に対するエッチングプロセスの選択時に、下
側の珪素層を考慮する必要はない。
【００１６】 かかる方法は、先ず最初に、絶縁基板上に金属層を堆積し、パターン化してソ
ースおよびドレイン電極を画成する工程と、このパターン化された金属層上に前
記半導体層を堆積する工程とを具えるのが好適である。斯様にして、頂部ゲート
交互配置ＴＦＴ構体を得ることができる。前記第１絶縁層および前記半導体層の
双方をパターン化して前記中間導体層を堆積する前に、前記半導体の島を画成す
る。斯様にして半導体層行って隣接第１絶縁層の境界に対して最適な状態を保持
することができる。
ースおよびドレイン電極を画成する工程と、このパターン化された金属層上に前
記半導体層を堆積する工程とを具えるのが好適である。斯様にして、頂部ゲート
交互配置ＴＦＴ構体を得ることができる。前記第１絶縁層および前記半導体層の
双方をパターン化して前記中間導体層を堆積する前に、前記半導体の島を画成す
る。斯様にして半導体層行って隣接第１絶縁層の境界に対して最適な状態を保持
することができる。
【００１７】
図面につき本発明を説明する。 図は拡大して示し、実寸法ではない。これら図の相対的な寸法および輪郭は説
明の便宜上拡大または縮小して示す。 本発明により製造された頂部ゲートＴＦＴは例えば米国特許願US-A-5,300,449
に記載されたような表示装置または他の大面積電子装置のスイッチング素子を形
成することができる。一例として、図１は本発明により製造されたフラットパネ
ルディスプレイのアクティブスイッチングマトリックスの１セルの全面積を示す
。一つのセルは例えば絶縁基板１０上に形成されたＩＴＯの電極パターン１１お
よび１２を具える。基板10はディスプレイのブラックプレート、例えば、ガラス
プレートまたはポリマーフイルムを具えることができる。パターン１１、１２の
列導体１１はマトリックス列におけるスイッチングＴＦＴの共通ソースラインを
形成する。パターン１１、１２の他の部分１２ａはＴＦＴのドレイン電極を形成
する。この特定の例では、パターン１１、１２の部分１２の大部分は画素電極１
２ｂをも形成する。この画素電極１２ｂはドレイン電極部分１２ａと一体構成と
するとともに本例では隣接セルの行導体２５と相俟って画素蓄積コンデンサの底
部電極を構成する部分１２ｃとも一体構成とする。行導体２５はマトリックス行
のＴＦＴの共通ゲートラインを形成する。各セルのスイッチングＴＦＴは珪素ト
ランジスタ本体２０ａを具える。図１の例では、これら本体２０ａは珪素薄膜パ
ターンの個別の島の形状とする。代表的には、珪素薄膜２０は例えばa-Si:Hとす
る。しかし、或るディスプレイおよび／または他の大面積電子装置に対してはア
モルファス珪素よりもむしろ多結晶珪素とするのが好適である。
明の便宜上拡大または縮小して示す。 本発明により製造された頂部ゲートＴＦＴは例えば米国特許願US-A-5,300,449
に記載されたような表示装置または他の大面積電子装置のスイッチング素子を形
成することができる。一例として、図１は本発明により製造されたフラットパネ
ルディスプレイのアクティブスイッチングマトリックスの１セルの全面積を示す
。一つのセルは例えば絶縁基板１０上に形成されたＩＴＯの電極パターン１１お
よび１２を具える。基板10はディスプレイのブラックプレート、例えば、ガラス
プレートまたはポリマーフイルムを具えることができる。パターン１１、１２の
列導体１１はマトリックス列におけるスイッチングＴＦＴの共通ソースラインを
形成する。パターン１１、１２の他の部分１２ａはＴＦＴのドレイン電極を形成
する。この特定の例では、パターン１１、１２の部分１２の大部分は画素電極１
２ｂをも形成する。この画素電極１２ｂはドレイン電極部分１２ａと一体構成と
するとともに本例では隣接セルの行導体２５と相俟って画素蓄積コンデンサの底
部電極を構成する部分１２ｃとも一体構成とする。行導体２５はマトリックス行
のＴＦＴの共通ゲートラインを形成する。各セルのスイッチングＴＦＴは珪素ト
ランジスタ本体２０ａを具える。図１の例では、これら本体２０ａは珪素薄膜パ
ターンの個別の島の形状とする。代表的には、珪素薄膜２０は例えばa-Si:Hとす
る。しかし、或るディスプレイおよび／または他の大面積電子装置に対してはア
モルファス珪素よりもむしろ多結晶珪素とするのが好適である。
【００１８】 図２は図１につき記載した装置に使用するに好適な薄膜トランジスタを製造す
る既知の製造プロセスにおけるある工程を示す。説明の便宜上、図２の横断面図
は図１のＸ−Ｘ線上の断面図である。
る既知の製造プロセスにおけるある工程を示す。説明の便宜上、図２の横断面図
は図１のＸ−Ｘ線上の断面図である。
【００１９】 このプロセスは基板10上にソースおよびドレイン電極パターン１１,１２を形
成する工程を具える。例えば、ＩＴＯ導体層はガラス基板10上に堆積し、ソース
およびドレイン電極パターンを画成するために、ウエットエッチングを行うこと
ができる。珪素薄膜２０はソースおよびドレイン電極パターン１１,１２上に堆
積してＴＦＴのチャネル区域を含むトランジスタ本体２０ａを提供する。半導体
層２０上に第１ゲート絶縁層３０を設け、且つ同一のマスクを用いて、第１ゲー
ト絶縁層３０および半導体層２０をパターン化してトランジスタ本体２０ａを形
成する半導体の島を画成する。この結果を図２Ａに示す構体に見ることができる
。半導体層２０のパターン化前に、半導体層２０上に第１ゲート絶縁層３０を堆
積することによって、絶縁層３０および半導体層２０間の境界の電気特性を改善
する。
成する工程を具える。例えば、ＩＴＯ導体層はガラス基板10上に堆積し、ソース
およびドレイン電極パターンを画成するために、ウエットエッチングを行うこと
ができる。珪素薄膜２０はソースおよびドレイン電極パターン１１,１２上に堆
積してＴＦＴのチャネル区域を含むトランジスタ本体２０ａを提供する。半導体
層２０上に第１ゲート絶縁層３０を設け、且つ同一のマスクを用いて、第１ゲー
ト絶縁層３０および半導体層２０をパターン化してトランジスタ本体２０ａを形
成する半導体の島を画成する。この結果を図２Ａに示す構体に見ることができる
。半導体層２０のパターン化前に、半導体層２０上に第１ゲート絶縁層３０を堆
積することによって、絶縁層３０および半導体層２０間の境界の電気特性を改善
する。
【００２０】 次いで、第２の上側ゲート絶縁層３２をトランジスタのアレイ上に堆積すると
ともに上側ゲート絶縁層３２上にゲート導体３４を設ける。 ゲート導体３４に通常のフォトリソグラフマスクを用いて、２つのゲート絶縁
層およびゲート導体層３４を共にパターン化する。
ともに上側ゲート絶縁層３２上にゲート導体３４を設ける。 ゲート導体３４に通常のフォトリソグラフマスクを用いて、２つのゲート絶縁
層およびゲート導体層３４を共にパターン化する。
【００２１】 ソースおよびドレイン領域２０ｓおよび２０ｄは、例えば、下側の真性半導体
チャネル区域２０ｃをマスクする頂部ゲート構体３０、３２、３４によるプラズ
マドーピングを用いてドープすることができる。或は又、半導体層２０のソース
およびドレイン領域２０ｓおよび２０ｄは頂部ゲート構体をイオン注入マスクと
して用いてイオン注入により形成することができる。
チャネル区域２０ｃをマスクする頂部ゲート構体３０、３２、３４によるプラズ
マドーピングを用いてドープすることができる。或は又、半導体層２０のソース
およびドレイン領域２０ｓおよび２０ｄは頂部ゲート構体をイオン注入マスクと
して用いてイオン注入により形成することができる。
【００２２】 図２に示す工程はWO 98/27583として発行された国際特許出願IB 97/01529（PH
B 34127）に詳細に記載されており、この国際特許出願には半導体層２０のソー
スおよびドレイン領域２０ｓおよび２０ｄの重畳するソースおよびドレインシリ
サイド部分をイオン注入することについても追加的に記載されている。
B 34127）に詳細に記載されており、この国際特許出願には半導体層２０のソー
スおよびドレイン領域２０ｓおよび２０ｄの重畳するソースおよびドレインシリ
サイド部分をイオン注入することについても追加的に記載されている。
【００２３】 図２につき説明されたプロセスの一つの問題点は（図２に線図的に示すように
）絶縁ゲート構体の垂直サイドウオールを得るのが困難となることである。半導
体層２０の厚さに対して２つのゲート絶縁層３０、３２の厚さを組合せる場合に
は半導体層２０のエッチ材により浸食されるのを防止するためにエッチング処理
を著しく正確に制御する必要がある。更に、ゲート絶縁層３０、３２を除去する
エッチ材を選択して半導体層に及ぼす影響を最小とし得るようにする必要がある
ため、エッチング条件を絶縁体層に対してのみ最適とすることはできない。従っ
て、ゲート絶縁層のエッチング中、アンダーカッティングがネガティブ（正方向
）またはポシティブ（負方向）となるのを防止するのは困難である。
）絶縁ゲート構体の垂直サイドウオールを得るのが困難となることである。半導
体層２０の厚さに対して２つのゲート絶縁層３０、３２の厚さを組合せる場合に
は半導体層２０のエッチ材により浸食されるのを防止するためにエッチング処理
を著しく正確に制御する必要がある。更に、ゲート絶縁層３０、３２を除去する
エッチ材を選択して半導体層に及ぼす影響を最小とし得るようにする必要がある
ため、エッチング条件を絶縁体層に対してのみ最適とすることはできない。従っ
て、ゲート絶縁層のエッチング中、アンダーカッティングがネガティブ（正方向
）またはポシティブ（負方向）となるのを防止するのは困難である。
【００２４】 図３Ａはゲート絶縁体のエッチング中アンダーカッティングがネガティブとな
る場合の効果を示す。ドープされたソースおよびドレイン領域２０ｓ，２０ｄを
例えばゲート導体をイオン注入マスクとして用いてイオン注入を行う必要がある
場合には、頂部ゲートによって下側の珪素の幾らかがイオン注入から遮蔽され、
ドープされない領域２０１がチャネルに隣接して残存し、ＴＦＴの直列抵抗を増
大する効果がる。
る場合の効果を示す。ドープされたソースおよびドレイン領域２０ｓ，２０ｄを
例えばゲート導体をイオン注入マスクとして用いてイオン注入を行う必要がある
場合には、頂部ゲートによって下側の珪素の幾らかがイオン注入から遮蔽され、
ドープされない領域２０１がチャネルに隣接して残存し、ＴＦＴの直列抵抗を増
大する効果がる。
【００２５】 図３Ｂはゲート絶縁体のエッチング中アンダーカッティングがポシティブとな
る場合の効果を示す。この場合には、ゲートのすぐ下側のチャネルの部分２０ｂ
がゲートによって変調されない、と云う効果がある。即ち、チャネルのこの部分
はドープされず、従って、直列抵抗が再び増大するようになる。
る場合の効果を示す。この場合には、ゲートのすぐ下側のチャネルの部分２０ｂ
がゲートによって変調されない、と云う効果がある。即ち、チャネルのこの部分
はドープされず、従って、直列抵抗が再び増大するようになる。
【００２６】 図４は本発明薄膜トランジスタの製造方法を示す。 図４Ａは図２Ａに相当し、従って既知のフォトリソグラフおよびエッチング技
術を用いて絶縁基板１０上に堆積された電極材料の薄膜から電極パターン１１、
１２を形成する。電極材料は例えばＩＴＯを具えることができる。半導体層２０
は未ドープ珪素薄膜とし、水素添加アモルファス珪素を具えるのが好適であり、
下側の第１ゲート絶縁層３０は例えば窒化珪素を具えることができる。
術を用いて絶縁基板１０上に堆積された電極材料の薄膜から電極パターン１１、
１２を形成する。電極材料は例えばＩＴＯを具えることができる。半導体層２０
は未ドープ珪素薄膜とし、水素添加アモルファス珪素を具えるのが好適であり、
下側の第１ゲート絶縁層３０は例えば窒化珪素を具えることができる。
【００２７】 アモルファス珪素の場合には、珪素層２０はほぼ４０nmの厚さとし、下側のゲ
ート絶縁層３０は４０乃至８０nmの厚さとするのが好適である。窒化珪素層３０
は、絶縁体／半導体の境界において境界の状態密度を低減させることが確かめら
れている珪素に富む窒化珪素を具えることができる。絶縁ゲート型ＴＦＴ構体に
対し２層ゲート絶縁体４は、文献“２層ゲート絶縁体を有するアモルファス珪素
薄膜トランジスタ”アプライドフィジックスレター、５４（２１）１９８９年５
月、第２０７９−２０８１頁に記載されている。
ート絶縁層３０は４０乃至８０nmの厚さとするのが好適である。窒化珪素層３０
は、絶縁体／半導体の境界において境界の状態密度を低減させることが確かめら
れている珪素に富む窒化珪素を具えることができる。絶縁ゲート型ＴＦＴ構体に
対し２層ゲート絶縁体４は、文献“２層ゲート絶縁体を有するアモルファス珪素
薄膜トランジスタ”アプライドフィジックスレター、５４（２１）１９８９年５
月、第２０７９−２０８１頁に記載されている。
【００２８】 本発明によれば、基地の技術を用いて、図４Ｂに示すようなトランジスタアレ
イ上に追加の導電層３１を堆積する。この導電層３１は金属層、例えば、アルミ
ニウムを具えることができ、また、導電率を大きくするために好適にドープされ
る半導体層を具えることができる。
イ上に追加の導電層３１を堆積する。この導電層３１は金属層、例えば、アルミ
ニウムを具えることができ、また、導電率を大きくするために好適にドープされ
る半導体層を具えることができる。
【００２９】 次いで、上側の第２ゲート絶縁層３２およびゲート電極層３４を、図２Ｂにつ
き説明したように、堆積する。
き説明したように、堆積する。
【００３０】 ゲート電極層３４、例えばアルミニウムは適宜のエッチ材および写真食刻マス
クを用いて通常のようにエッチングする。例えば、金属ゲートはウエット（湿潤
）エッチングする。次いで、上側の第２ゲート絶縁層３２を、同一の写真食刻マ
スクを用い、且つ導電層３１をエッチングストッパーとして作用させるエッチン
グ材を用いてエッチングする。この目的のために、ドライ、反応性イオンエッチ
ング処理を用いることができ、この処理を制御して絶縁層３２に対する垂直サイ
ドウオールを形成することができる。
クを用いて通常のようにエッチングする。例えば、金属ゲートはウエット（湿潤
）エッチングする。次いで、上側の第２ゲート絶縁層３２を、同一の写真食刻マ
スクを用い、且つ導電層３１をエッチングストッパーとして作用させるエッチン
グ材を用いてエッチングする。この目的のために、ドライ、反応性イオンエッチ
ング処理を用いることができ、この処理を制御して絶縁層３２に対する垂直サイ
ドウオールを形成することができる。
【００３１】 同一の写真食刻マスクを用いて導電層３１をエッチングし、次に、下側の絶縁
層３０をウエットエッチング処理を用いて除去することができる。このウエット
エッチング処理によって最小のアンダーカッティングを生ぜしめる。その理由は
下側のゲート絶縁層３０の厚さを最小に保持し得るからである。ゲート導電層３
４自体は絶縁層３０および３２のエッチングマスクとして用いることができる。
層３０をウエットエッチング処理を用いて除去することができる。このウエット
エッチング処理によって最小のアンダーカッティングを生ぜしめる。その理由は
下側のゲート絶縁層３０の厚さを最小に保持し得るからである。ゲート導電層３
４自体は絶縁層３０および３２のエッチングマスクとして用いることができる。
【００３２】 導電層３１はＴＦＴ構体のフィールドプレートとして作用するため、上側の第
１ゲート絶縁層３２が（例えば、図４Ｃの鎖線で示されるように）オーバー（過
）エッチングされる場合には、または或るアンダーカッティングが生じる場合に
は、導電層３１によって画成されたフィールドプレートによってチャネルの全幅
に亘って電界を再分布する均一な電位層を形成する。
１ゲート絶縁層３２が（例えば、図４Ｃの鎖線で示されるように）オーバー（過
）エッチングされる場合には、または或るアンダーカッティングが生じる場合に
は、導電層３１によって画成されたフィールドプレートによってチャネルの全幅
に亘って電界を再分布する均一な電位層を形成する。
【００３３】 シリサイド形成金属（例えば、クロミウム）を堆積してＴＦＴ構体のソースお
よびドレイン区域上にシリサイド区域を形成し、ＴＦＴのソースおよびドレイン
の接触抵抗を低減させることもできる。この処理は国際特許出願IB 97/01529に
記載されている。
よびドレイン区域上にシリサイド区域を形成し、ＴＦＴのソースおよびドレイン
の接触抵抗を低減させることもできる。この処理は国際特許出願IB 97/01529に
記載されている。
【００３４】 図２につき上述したように、ＴＦＴはドープされたソースおよびドレイン領域
をも有し、この領域は頂部ゲート構体３０、３１、３２、３４を用いて下側のチ
ャネル区域をマスクするようにしてプラズマドーピングによって形成することが
でき、または、これら領域は頂部ゲート構体３０、３１、３２、３４をイオン注
入マスクとして用いてイオン注入により形成することができる。或は又、このド
ーピングは例えばヨーロッパ特許出願EP-A-0 221,361に記載されているように、
底部ソースおよびドレイン電極パターン１１、１２から形状薄膜２０をドーピン
グすることによって達成することができる。
をも有し、この領域は頂部ゲート構体３０、３１、３２、３４を用いて下側のチ
ャネル区域をマスクするようにしてプラズマドーピングによって形成することが
でき、または、これら領域は頂部ゲート構体３０、３１、３２、３４をイオン注
入マスクとして用いてイオン注入により形成することができる。或は又、このド
ーピングは例えばヨーロッパ特許出願EP-A-0 221,361に記載されているように、
底部ソースおよびドレイン電極パターン１１、１２から形状薄膜２０をドーピン
グすることによって達成することができる。
【００３５】 ゲート構体の垂直サイドウオールおよび特に図３に示すようなアンダーカッテ
ィングの回避は、半導体層２０のイオン注入ソースおよびドレイン領域を形成す
る必要がある場合に特に重要である。イオン注入された領域は半導体層の変調さ
れたチャネル区域に衝合させる必要がある。本発明によれば、特に中間導体層３
１および珪素層２０間のゲート誘電体層３０において、ポジティブまたはネガテ
ィブに向かうアンダーカッティングを充分に回避することができる。これにより
、珪素層２０のソースおよびドレイン領域２０ｓ、２０ｄのイオン注入を正確と
し、ＴＦＴ構体の直列抵抗を制限する際の手助けとなる。
ィングの回避は、半導体層２０のイオン注入ソースおよびドレイン領域を形成す
る必要がある場合に特に重要である。イオン注入された領域は半導体層の変調さ
れたチャネル区域に衝合させる必要がある。本発明によれば、特に中間導体層３
１および珪素層２０間のゲート誘電体層３０において、ポジティブまたはネガテ
ィブに向かうアンダーカッティングを充分に回避することができる。これにより
、珪素層２０のソースおよびドレイン領域２０ｓ、２０ｄのイオン注入を正確と
し、ＴＦＴ構体の直列抵抗を制限する際の手助けとなる。
【００３６】 さらに、フィールドプレートとしての導電層３１の機能によって全チャネル区
域をゲートによって確実に変調し、これにより図３Ｂにつき説明したように、ポ
ジティブに向かうアンダーカッティングに関する問題を回避することができる。
上側のゲート絶縁層の或るネガティブに向かうアンダーカッティングを回避し得
ない場合には、図３Ａにつき説明したような遮蔽をも回避することができる。そ
の理由は下側のゲート絶縁体が絶縁体／チャネル境界を呈するからである。 本発明は上述した例にのみ限定されるものではなく、要旨を変更しない範囲内
で種々の変形や変更が可能である。
域をゲートによって確実に変調し、これにより図３Ｂにつき説明したように、ポ
ジティブに向かうアンダーカッティングに関する問題を回避することができる。
上側のゲート絶縁層の或るネガティブに向かうアンダーカッティングを回避し得
ない場合には、図３Ａにつき説明したような遮蔽をも回避することができる。そ
の理由は下側のゲート絶縁体が絶縁体／チャネル境界を呈するからである。 本発明は上述した例にのみ限定されるものではなく、要旨を変更しない範囲内
で種々の変形や変更が可能である。
【図１】 本発明薄膜トランジスタを組込んだ表示装置の画素を示す平面図であ
る。
る。
【図２】 既知の製造方法による製造工程での薄膜トランジスタを示す横断面図
である。
である。
【図３】 図２に示す製造方法中に生じたアンダーカットの問題を示す横断面図
である。
である。
【図４】 本発明製造方法による製造工程におけるＴＦＴの横断面図である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １， 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ Ｆターム(参考） 2H092 JA25 JA35 JA36 KA04 KA05 KA12 KB05 MA13 MA17 MA27 4M104 AA09 BB02 BB24 CC05 DD08 DD64 EE03 EE12 EE17 HH14 5F110 AA30 CC06 DD01 DD02 EE03 EE22 FF03 FF09 FF12 FF40 GG02 GG13 GG15 GG25 HJ13 HJ18 HK05 HK07
Claims (17)
- 【請求項１】 絶縁ゲート構体が、薄膜トランジスタの半導体本体上に設けられ
た第１ゲート絶縁層と、この第１ゲート絶縁層上に設けられた中間導電層と、こ
の中間導電層上に設けられた第２ゲート絶縁層と、この第２ゲート絶縁層上に設
けられたゲート導体とを具え、前記第2ゲート絶縁層を前記第１ゲート絶縁層よ
りも肉厚としたことを特徴とする絶縁ゲート頂部ゲート薄膜トランジスタ。 - 【請求項２】 前記第１ゲート絶縁層はその厚さを４０〜８０nmとすることを特
徴とする請求項１に記載の薄膜トランジスタ。 - 【請求項３】 前記半導体層はその厚さをほぼ４０nmとすることを特徴とする請
求項１または２に記載の薄膜トランジスタ。 - 【請求項４】 前記第2ゲート絶縁層はその厚さを２００〜３００nmとすること
を特徴とする請求項１〜３の何れかの項に記載の薄膜トランジスタ。 - 【請求項５】 前記両ゲート絶縁層は窒化珪素を具えることを特徴とする請求項
１〜４の何れかの項に記載の薄膜トランジスタ。 - 【請求項６】 前記第１ゲート絶縁層は珪素に富む窒化珪素とすることを特徴と
する請求項５に記載の薄膜トランジスタ。 - 【請求項７】 前記半導体層はアモルファス珪素を具えることを特徴とする請求
項１〜３の何れかの項に記載の薄膜トランジスタ。 - 【請求項８】 薄膜トランジスタの半導体本体はドープされたソースおよびドレ
イン領域を具えることを特徴とする請求項１〜７の何れかの項に記載の薄膜トラ
ンジスタ。 - 【請求項９】 請求項１〜８の何れかの項に記載の薄膜トランジスタのアレイを
具えることを特徴とする電子装置。 - 【請求項１０】 液晶ディスプレイを具えることを特徴とする請求項９に記載の
電子装置。 - 【請求項１１】 薄膜トランジスタの本体を画成し、半導体の島として配列され
た半導体層上に設けられた絶縁ゲート構体を有する薄膜トランジスタを製造する
に当たり、前記絶縁ゲート構体は、前記半導体層上に第１絶縁層、中間導体層お
よび第２絶縁層を堆積する工程と、第２絶縁層上にゲート導体層を堆積し、パタ
ーン化する工程と、前記中間導体層へのエッチングにより第２絶縁層をパターン
化する工程と、前記半導体層へのエッチングにより前記中間導体層および第１絶
縁層をパターン化する工程とによって形成することを特徴とする薄膜トランジス
タの製造方法。 - 【請求項１２】 先ず最初に、絶縁基板上に金属層を堆積し、パターン化してソ
ースおよびドレイン電極を画成する工程と、このパターン化された金属層上に前
記半導体層を堆積する工程とを具えることを特徴とする請求項１１に記載の薄膜
トランジスタの製造方法。 - 【請求項１３】 前記第１絶縁層および前記半導体層の双方をパターン化して前
記中間導体層を堆積する前に、前記半導体の島を画成することを特徴とする請求
項１２に記載の薄膜トランジスタの製造方法。 - 【請求項１４】 前記中間導体層および第２絶縁層を個別のエッチング工程によ
ってパターン化することを特徴とする請求項１１〜１３の何れかの項に記載の薄
膜トランジスタの製造方法。 - 【請求項１５】 前記第２絶縁層、前記中間導体層および前記第１絶縁層をそれ
ぞれパターン化してその形状がパターン化されたゲート導体に対応するようにし
たことを特徴とする請求項１１〜１４の何れかの項に記載の薄膜トランジスタの
製造方法。 - 【請求項１６】 前記半導体層はアモルファス珪素を具えることを特徴とする請
求項１１〜１５の何れかの項に記載の薄膜トランジスタの製造方法。 - 【請求項１７】 前記半導体層にイオン注入を行って薄膜トランジスタのドープ
されたソースおよびドレイン領域を画成するようにしたことを特徴とする請求項
１１〜１６の何れかの項に記載の薄膜トランジスタの製造方法。
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|---|---|---|---|
| GBGB9818310.6A GB9818310D0 (en) | 1998-08-22 | 1998-08-22 | Thin film transistors and their manufacture |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000566881A Pending JP2002523898A (ja) | 1998-08-22 | 1999-08-06 | 薄膜トランジスタおよびその製造方法 |
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| Country | Link |
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| JP (1) | JP2002523898A (ja) |
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1998
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-
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