JPS6246574A - アクテイブマトリクスアレ−の製造方法 - Google Patents
アクテイブマトリクスアレ−の製造方法Info
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- JPS6246574A JPS6246574A JP60186114A JP18611485A JPS6246574A JP S6246574 A JPS6246574 A JP S6246574A JP 60186114 A JP60186114 A JP 60186114A JP 18611485 A JP18611485 A JP 18611485A JP S6246574 A JPS6246574 A JP S6246574A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、液晶パネルの、駆動スイッチングアレー等へ
の応用が有望なアクティブマトリクスアレーの製造方法
に係り、特にシリコンを主成分とする非単結晶半導体膜
を用いた薄膜電界効果トランジスタ（ＴＰＴ）アレーの
製造方法に関するものである。
の応用が有望なアクティブマトリクスアレーの製造方法
に係り、特にシリコンを主成分とする非単結晶半導体膜
を用いた薄膜電界効果トランジスタ（ＴＰＴ）アレーの
製造方法に関するものである。
従来の技術
液晶パネルの駆動スイッチングアレーの応用例の要部平
面図を第２図に示す。ゲート電極２２ａｇ。
面図を第２図に示す。ゲート電極２２ａｇ。
２２ｂｇ及びゲートバス２２ａ、２２ｂとソース電極２
７ａｓ、２７ｂｓ及びソースパス２７ａ、２７ｂに囲ま
れた部分に絵素電極として透明な導体２９があり、ソー
ス電極２７ａ８とドレイン電極２８ａ。
７ａｓ、２７ｂｓ及びソースパス２７ａ、２７ｂに囲ま
れた部分に絵素電極として透明な導体２９があり、ソー
ス電極２７ａ８とドレイン電極２８ａ。
２８ｂは半導体膜２４ａ 、２４ｂとゲート電極２２ａ
ｇ、２２ｂｇ上で一部重り合う様に形成されている。ゲ
ート電極２２ａｇ 、２２ｂｇはゲートバス２２＆、２
２ｂ と一体のものであり、ソース電極２７ａｓ
はソースバス２７ａと一体である。ドレイン電極２８ａ
は絵素電極２９とＣの部分でオーミック接続されている
。絵素電極２９は、Ｄの部分でゲート絶縁膜３３（第３
図に示す）を介して一部ゲートバス２２ｂと重り合う様
に形成され、ゲートバス２２ｂと絵素電極２９の重り合
いにより容量が形成されている。
ｇ、２２ｂｇ上で一部重り合う様に形成されている。ゲ
ート電極２２ａｇ 、２２ｂｇはゲートバス２２＆、２
２ｂ と一体のものであり、ソース電極２７ａｓ
はソースバス２７ａと一体である。ドレイン電極２８ａ
は絵素電極２９とＣの部分でオーミック接続されている
。絵素電極２９は、Ｄの部分でゲート絶縁膜３３（第３
図に示す）を介して一部ゲートバス２２ｂと重り合う様
に形成され、ゲートバス２２ｂと絵素電極２９の重り合
いにより容量が形成されている。
以上、図を用いて説明したＴＰＴアレーのＡ −Ａ線部
分での断面図を第３図に示す。この構造は、テレビジョ
ン学会技術報告Ｉ Ｐ Ｄ ７５−ｅ （１９８３）Ｐ
２９にも示されている。基板３１上に、ゲート電極２２
ａｇを選択的に被着形成し全面にゲート絶縁膜３３を被
着形成した後に、半導体膜２４ａ１パツシベーシヨン膜
３６を選択的に被着形成し、オーミック層３６を介して
ゲート電極２２ａｇと半導体膜２４ａと一部重り合う様
にソース電極２７ａ ｓ、ドレイン電極２８ａが形成さ
れ、しかる後に絵素電極２９が選択的に被着形成されて
いる。
分での断面図を第３図に示す。この構造は、テレビジョ
ン学会技術報告Ｉ Ｐ Ｄ ７５−ｅ （１９８３）Ｐ
２９にも示されている。基板３１上に、ゲート電極２２
ａｇを選択的に被着形成し全面にゲート絶縁膜３３を被
着形成した後に、半導体膜２４ａ１パツシベーシヨン膜
３６を選択的に被着形成し、オーミック層３６を介して
ゲート電極２２ａｇと半導体膜２４ａと一部重り合う様
にソース電極２７ａ ｓ、ドレイン電極２８ａが形成さ
れ、しかる後に絵素電極２９が選択的に被着形成されて
いる。
発明が解決しようとする問題点
しかしながらＴＰＴアレーの製法に於ける欠点はドレイ
ン電極２８ａの段差部Ｆに於ける絵素電極３９の段切れ
を生じる他に、第２図で示す絵素電極２９とゲートバス
２２ｂの重り合う部分りでのショートの確率が大きく、
液晶パネルへ応用した場合点欠陥不良となった。これは
、ソース、ドレイン電極２７ａｓ、２８ａの形成前に、
ゲートバス２２ｂを電気的に外部へ取り出すだめのゲー
ト絶縁膜３３への穴あけ工程に於いて、レジストのピン
ホールやゴミによるゲート絶縁膜３３のピンホールの発
生が主な原因であっだ０ 問題点を解決するための手段 本発明は、これら従来のＴＰＴアレーの欠点を改善する
ためになされたものである。つまり、本発明は、複数ケ
以上のゲートとソース、ドレイン及び絵素電極を基板上
に形成してなるＴＰＴアレーの製造に於いて、絵素電極
をゲート絶縁膜形成工程より後でゲートと一部重り合う
ように選択的に被着形成し、かつゲートを外部へ電気的
に取り出すための穴あけ工程を、絵素電極形成後に行な
うことにより、ゲートと絵素電極間の層間絶縁性劣化を
おさえＴＰＴアレー〇点欠陥不良の発生率を低下させる
。
ン電極２８ａの段差部Ｆに於ける絵素電極３９の段切れ
を生じる他に、第２図で示す絵素電極２９とゲートバス
２２ｂの重り合う部分りでのショートの確率が大きく、
液晶パネルへ応用した場合点欠陥不良となった。これは
、ソース、ドレイン電極２７ａｓ、２８ａの形成前に、
ゲートバス２２ｂを電気的に外部へ取り出すだめのゲー
ト絶縁膜３３への穴あけ工程に於いて、レジストのピン
ホールやゴミによるゲート絶縁膜３３のピンホールの発
生が主な原因であっだ０ 問題点を解決するための手段 本発明は、これら従来のＴＰＴアレーの欠点を改善する
ためになされたものである。つまり、本発明は、複数ケ
以上のゲートとソース、ドレイン及び絵素電極を基板上
に形成してなるＴＰＴアレーの製造に於いて、絵素電極
をゲート絶縁膜形成工程より後でゲートと一部重り合う
ように選択的に被着形成し、かつゲートを外部へ電気的
に取り出すための穴あけ工程を、絵素電極形成後に行な
うことにより、ゲートと絵素電極間の層間絶縁性劣化を
おさえＴＰＴアレー〇点欠陥不良の発生率を低下させる
。
作 用
穴あけ工程に於ける絶縁膜のエツチングに於いて、レジ
ストのピンホール、ゴミ等により不用な部分に穴がおい
てしまうことがよくある。ゲートと絵素電極との一部重
り合った部分で以上の様な不用な穴があくとショートし
てしまってＴＰＴアレーとしては点欠陥不良となる。し
かるに、本発明のごとく、絵素電極形成を絶縁膜の穴あ
け工程以前に行なった場合穴あけ工程でのレジストに万
が一ゲートと絵素電極の重り合った部分でピンホールが
あったとしても、エツチング液は絵素電極でストップさ
れ、ゲート電極と絵素電極の間のショート不良にはつな
がらない。つまり、本発明は、層間絶縁に用いる膜のエ
ツチング液程を、層間絶縁を必要とする２ｐの導体膜の
形成工程の間に入れないＴＰＴアレーの製造方法である
。
ストのピンホール、ゴミ等により不用な部分に穴がおい
てしまうことがよくある。ゲートと絵素電極との一部重
り合った部分で以上の様な不用な穴があくとショートし
てしまってＴＰＴアレーとしては点欠陥不良となる。し
かるに、本発明のごとく、絵素電極形成を絶縁膜の穴あ
け工程以前に行なった場合穴あけ工程でのレジストに万
が一ゲートと絵素電極の重り合った部分でピンホールが
あったとしても、エツチング液は絵素電極でストップさ
れ、ゲート電極と絵素電極の間のショート不良にはつな
がらない。つまり、本発明は、層間絶縁に用いる膜のエ
ツチング液程を、層間絶縁を必要とする２ｐの導体膜の
形成工程の間に入れないＴＰＴアレーの製造方法である
。
実施例
以下、本発明のＴＰＴアレー〇製造方法について要部断
面図（第１図）を用いて詳細に説明する。
面図（第１図）を用いて詳細に説明する。
本発明のＴＰＴアレーの平面図は従来例と説明した第２
図と同じものであり、製造方法としてソースおよびドレ
イン電極を形成する前に絵素電極を形成するものが本発
明のＴＰＴアレーである。
図と同じものであり、製造方法としてソースおよびドレ
イン電極を形成する前に絵素電極を形成するものが本発
明のＴＰＴアレーである。
実施例１
ガラス基板１上にゲート電極２及びゲートバス配線とな
る導体をＣｒ、ＣｒＭｏＳｉ２の２層金属等で形成する
。続いて１３．５６ＭＨｚの高周波プラズマ化学気相堆
積法（ＰＣＶＤ法）によりシリコン窒化膜、非晶質シリ
コン膜、シリコン窒化膜の３層をそれぞれゲート絶縁膜
３、チャンネル部を形成する半導体膜４及びパッシベー
ション膜５として連続堆積する。
る導体をＣｒ、ＣｒＭｏＳｉ２の２層金属等で形成する
。続いて１３．５６ＭＨｚの高周波プラズマ化学気相堆
積法（ＰＣＶＤ法）によりシリコン窒化膜、非晶質シリ
コン膜、シリコン窒化膜の３層をそれぞれゲート絶縁膜
３、チャンネル部を形成する半導体膜４及びパッシベー
ション膜５として連続堆積する。
パッシベーション膜６をゲートと一部重り合う様に不要
部分を除去した後に、リン等を含むｎ＋型の非晶質シリ
コン膜をオーミック層６としてＰＣＶＤ法によシ全面に
堆積し、半導体膜４と同じ形状に不要部分を除去しパタ
ーニングする。更に、Ｉｎ５ｎＯを絵素電極９として所
望の形状（第２図の絵素電極２９に相当）にパターニン
グした後に、ゲート絶縁膜３にゲートバス取り出しのだ
めの穴（図示せず）を選択的に形成した後にＪす（アル
ミ）を全面に被着形成し、赤血塩を用いてフォトリング
ラフ法によりＡｌを選択的に除去しパターニングするこ
とによシ、ソース、ドレイン電極７，８を形成する。
部分を除去した後に、リン等を含むｎ＋型の非晶質シリ
コン膜をオーミック層６としてＰＣＶＤ法によシ全面に
堆積し、半導体膜４と同じ形状に不要部分を除去しパタ
ーニングする。更に、Ｉｎ５ｎＯを絵素電極９として所
望の形状（第２図の絵素電極２９に相当）にパターニン
グした後に、ゲート絶縁膜３にゲートバス取り出しのだ
めの穴（図示せず）を選択的に形成した後にＪす（アル
ミ）を全面に被着形成し、赤血塩を用いてフォトリング
ラフ法によりＡｌを選択的に除去しパターニングするこ
とによシ、ソース、ドレイン電極７，８を形成する。
本実施例の特徴は、絵素電極９であるＩｎ５ｎＯ上のＡ
ｌを除去するのに赤血塩を用いることにより、Ｉｎ５ｎ
Ｏにダメージを与えることなくソース。
ｌを除去するのに赤血塩を用いることにより、Ｉｎ５ｎ
Ｏにダメージを与えることなくソース。
ドレイン電極７，８のパターニングが行なえる。
又ゲート絶縁膜３の穴あけ工程時に、既に絵素電極９と
ゲート電極２が形成されているため、第２図のＤの部分
に、穴あけ工程に用いるレジストにピンホール、ゴミ等
が存在したとしても、Ｉｎ５ｎＯでゲート絶縁膜のエツ
チング液がしゃ断され、第２図のＤの部分における絵素
電極２９とゲートバス２２ｂのごときショートは発生し
ない。更に従来の第３図Ｆで示すドレイン部の段差によ
る絵素電極２９の段切れ現象が、本発明の第１図Ｇの部
分では絵素電極９の段切れは発生しない。
ゲート電極２が形成されているため、第２図のＤの部分
に、穴あけ工程に用いるレジストにピンホール、ゴミ等
が存在したとしても、Ｉｎ５ｎＯでゲート絶縁膜のエツ
チング液がしゃ断され、第２図のＤの部分における絵素
電極２９とゲートバス２２ｂのごときショートは発生し
ない。更に従来の第３図Ｆで示すドレイン部の段差によ
る絵素電極２９の段切れ現象が、本発明の第１図Ｇの部
分では絵素電極９の段切れは発生しない。
実施例２
実施例１に於いて、ソース、ドレイン電極７゜８をＭｏ
、Ｔｉ、Ｔａ、Ｗ等の高融点金属又はそれらのシリサイ
ドとＡｌの２層金属で形成する。これらの金属を２回の
エツチング液程に分けてソース。
、Ｔｉ、Ｔａ、Ｗ等の高融点金属又はそれらのシリサイ
ドとＡｌの２層金属で形成する。これらの金属を２回の
エツチング液程に分けてソース。
ドレインを選択的にパターニングする。１回目は、リン
酸を用いてＡｌをパターニングし続いて同じレジストパ
ターンを用いてＨＦ又はＨＦとＨＮＯ３の混合液で高融
点金属又はシリサイドをパターニングする。
酸を用いてＡｌをパターニングし続いて同じレジストパ
ターンを用いてＨＦ又はＨＦとＨＮＯ３の混合液で高融
点金属又はシリサイドをパターニングする。
本実施例は、Ｉｎ５ｎＯ上のＡ７のパターニングに際し
、リン酸等のＡｌｌのエツチング時間の制御が容易なエ
ツチング液が使用出来、宜Ｉｎ５ｎＯは高融点金属又は
それらのシリサイドで覆われているため消失しないで行
なえる効果がある。
、リン酸等のＡｌｌのエツチング時間の制御が容易なエ
ツチング液が使用出来、宜Ｉｎ５ｎＯは高融点金属又は
それらのシリサイドで覆われているため消失しないで行
なえる効果がある。
発明の効果
本発明は、液晶パネル等の応用に際し絵素電極とゲート
バスのショートによる点欠陥の発生を低減する効果を有
する。
バスのショートによる点欠陥の発生を低減する効果を有
する。
更に、ゲートバスと絵素電極を一部重ね合せて容量を形
成する構成の薄膜トランジスタ（アクティブマトリクス
）アレーに於いて上記効果ははなはだしい。
成する構成の薄膜トランジスタ（アクティブマトリクス
）アレーに於いて上記効果ははなはだしい。
以上液晶パネル応用に関して述べたが他のスイッチング
アレーに於ける信号保持電極を上記絵素電極と同じ構成
にすれば、本発明は同様の効果を有する。
アレーに於ける信号保持電極を上記絵素電極と同じ構成
にすれば、本発明は同様の効果を有する。
第１図は本発明の一実施例によるアクティブマトリクス
アレーの要部断面図、第２図はアクティブマドリスアレ
ーの平面図、第３図は第２図のＡＡ／線断面図である。 ２・・・・・・ゲート電極、３・・・・・・ゲート絶縁
膜、７゜８・・・・・・ソース、ドレイン電極、９・・
・・・・絵素電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ２−Ｙ−）、電極 ３−、・ 特訪頑 第２図 ゴ５３図
アレーの要部断面図、第２図はアクティブマドリスアレ
ーの平面図、第３図は第２図のＡＡ／線断面図である。 ２・・・・・・ゲート電極、３・・・・・・ゲート絶縁
膜、７゜８・・・・・・ソース、ドレイン電極、９・・
・・・・絵素電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ２−Ｙ−）、電極 ３−、・ 特訪頑 第２図 ゴ５３図
Claims (3)
- （１）基板の一主面上にゲート電極として第１の導体膜
を形成する第１の工程、全面に渡ってゲート絶縁膜を堆
積する第２の工程、半導体膜を選択的に被着形成する第
３の工程、ソース、ドレイン電極として第２の導体膜を
形成する第４の工程、前記ゲート絶縁膜の特定の部分に
穴をあける第６の工程、透明な第３の導体膜を選択的に
被着形成する第６の工程を含むアクティブマトリクスア
レーの製造方法に於いて、前記第ｅの工程を、前記第２
の工程又は第３の工程より後で行ない前記第５の工程よ
り前に行なうことを特徴とするアクティブマトリクスア
レーの製造方法。 - （２）第４の工程に於いて、第２の導体膜としてアルミ
を堆積し、赤血塩等の透明な第３の導体膜をエッチング
しない液によって選択除去することによりソース、ドレ
イン電極を形成することを特徴とする特許請求の範囲第
１項記載のアクティブマトリクスアレーの製造方法。 - （３）第４の工程に於いて、第２の導体膜として高融点
金属又はそれらのシリサイドとアルミとを連続堆積して
、選択的に除去することによりソース、ドレインを形成
することを特徴とする特許請求の範囲第１項記載のアク
ティブマトリクスアレーの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186114A JPH07112068B2 (ja) | 1985-08-24 | 1985-08-24 | アクテイブマトリクスアレ−の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186114A JPH07112068B2 (ja) | 1985-08-24 | 1985-08-24 | アクテイブマトリクスアレ−の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6246574A true JPS6246574A (ja) | 1987-02-28 |
| JPH07112068B2 JPH07112068B2 (ja) | 1995-11-29 |
Family
ID=16182605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60186114A Expired - Lifetime JPH07112068B2 (ja) | 1985-08-24 | 1985-08-24 | アクテイブマトリクスアレ−の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112068B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5210045A (en) * | 1987-10-06 | 1993-05-11 | General Electric Company | Dual dielectric field effect transistors for protected gate structures for improved yield and performance in thin film transistor matrix addressed liquid crystal displays |
| US6184963B1 (en) | 1987-06-10 | 2001-02-06 | Hitachi, Ltd. | TFT active matrix LCD devices employing two superposed conductive films having different dimensions for the scanning signal lines |
| JP2015200901A (ja) * | 2005-01-31 | 2015-11-12 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1985
- 1985-08-24 JP JP60186114A patent/JPH07112068B2/ja not_active Expired - Lifetime
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Also Published As
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| JPH07112068B2 (ja) | 1995-11-29 |
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