JPH0527261A - アクテイブマトリクス基板の製造方法 - Google Patents
アクテイブマトリクス基板の製造方法Info
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- JPH0527261A JPH0527261A JP18107591A JP18107591A JPH0527261A JP H0527261 A JPH0527261 A JP H0527261A JP 18107591 A JP18107591 A JP 18107591A JP 18107591 A JP18107591 A JP 18107591A JP H0527261 A JPH0527261 A JP H0527261A
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Abstract
(57)【要約】
【目的】 多数の薄膜トランジスタと金属配線及び絵素
電極層を有するアクティブマトリクス基板に関し、液晶
配向層を被覆形成してラビング処理を行なう際の絵素電
極層上でのラビング処理の確実性を向上させて表示品質
の向上させる。 【構成】 薄膜トランジスタと金属配線を形成後、層間
絶縁膜を被覆形成し、次いでこの層間絶縁膜の絵素領域
上に絵素電極層を形成するに際し、上記層間絶縁膜の形
成を特定の手法で行なうことにより、絵素電極層形成面
（絵素領域）の表面高さを、他の領域と同等もしくはそ
れ以上に設定する。
電極層を有するアクティブマトリクス基板に関し、液晶
配向層を被覆形成してラビング処理を行なう際の絵素電
極層上でのラビング処理の確実性を向上させて表示品質
の向上させる。 【構成】 薄膜トランジスタと金属配線を形成後、層間
絶縁膜を被覆形成し、次いでこの層間絶縁膜の絵素領域
上に絵素電極層を形成するに際し、上記層間絶縁膜の形
成を特定の手法で行なうことにより、絵素電極層形成面
（絵素領域）の表面高さを、他の領域と同等もしくはそ
れ以上に設定する。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス基
板の製造方法に関する。さらに詳しくは、液晶素子等の
基板に適した薄膜トランジスタ（ＴＦＴ）を備えたアク
ティブマトリクス基板の製造方法に関する。
板の製造方法に関する。さらに詳しくは、液晶素子等の
基板に適した薄膜トランジスタ（ＴＦＴ）を備えたアク
ティブマトリクス基板の製造方法に関する。
【０００２】
【従来の技術】近年、液晶等を表示媒体としたアクティ
ブマトリクス駆動方式の表示装置が、活発に研究されて
いる。なかでも液晶を用いたアクティブマトリクス型の
液晶ディスプレイは平面ディスプレイとして研究されそ
の成果も着実に上がっている。図１Ａは、アクティブマ
トリクス基板における絵素１個分の平面図である。図１
Ｂは、図１Ａにおけるａ−ａ′間の断面図である。これ
らの図において簡略化のため補助容量のパターンは省略
されている。以下、これらの図を参照しつつ、従来例を
製造工程に従って説明する。
ブマトリクス駆動方式の表示装置が、活発に研究されて
いる。なかでも液晶を用いたアクティブマトリクス型の
液晶ディスプレイは平面ディスプレイとして研究されそ
の成果も着実に上がっている。図１Ａは、アクティブマ
トリクス基板における絵素１個分の平面図である。図１
Ｂは、図１Ａにおけるａ−ａ′間の断面図である。これ
らの図において簡略化のため補助容量のパターンは省略
されている。以下、これらの図を参照しつつ、従来例を
製造工程に従って説明する。
【０００３】まず、ガラス基板１０１上の全面にＴＦＴ
用の半導体層１０２となる多結晶シリコン薄膜をＣＶＤ
法によって形成する。次にＣＶＤ法、スパッタリング
法、又はこの多結晶シリコン薄膜上面の熱酸化により後
にゲート絶縁膜１０３となる絶縁膜を形成する。ゲート
絶縁膜１０３の厚さは通常、１０００Å程度である。次
に上記多結晶シリコン薄膜及び絶縁膜のパターニングを
行いＴＦＴ用半導体層１０２を形成する（４００〜８０
０Å）。但しゲート絶縁膜１０３の形成は半導体層のパ
ターン形成のあとに行っても良い。また絶縁膜の形成前
に多結晶シリコン薄膜の結晶性を高めるためレーザアニ
ール窒素雰囲気中でのアニール等の処理が行われる場合
もある。
用の半導体層１０２となる多結晶シリコン薄膜をＣＶＤ
法によって形成する。次にＣＶＤ法、スパッタリング
法、又はこの多結晶シリコン薄膜上面の熱酸化により後
にゲート絶縁膜１０３となる絶縁膜を形成する。ゲート
絶縁膜１０３の厚さは通常、１０００Å程度である。次
に上記多結晶シリコン薄膜及び絶縁膜のパターニングを
行いＴＦＴ用半導体層１０２を形成する（４００〜８０
０Å）。但しゲート絶縁膜１０３の形成は半導体層のパ
ターン形成のあとに行っても良い。また絶縁膜の形成前
に多結晶シリコン薄膜の結晶性を高めるためレーザアニ
ール窒素雰囲気中でのアニール等の処理が行われる場合
もある。
【０００４】次にゲート電極１０４となる多結晶シリコ
ン薄膜をＣＶＤ法によって形成し不純物ドーピングを行
なう（４５００Å程度）。これにより電極として適した
低抵抗の多結晶シリコン薄膜が得られる。その後、低抵
抗の多結晶シリコンのパターニングを行って電極１０４
を得、このゲート電極１０４をマスクとし、かつフォト
リソグラフィー法によって形成されたレジスト樹脂マス
クを用いて半導体層１０２のゲート電極１０４の下方以
外の部分にイオン注入を行なうことによりＴＦＴを構成
する。その後、この基板上の全面に絶縁膜１０５を７０
００Å程度の厚さに形成し、ゲート絶縁膜と絶縁膜のコ
ンタクトホールを形成する。
ン薄膜をＣＶＤ法によって形成し不純物ドーピングを行
なう（４５００Å程度）。これにより電極として適した
低抵抗の多結晶シリコン薄膜が得られる。その後、低抵
抗の多結晶シリコンのパターニングを行って電極１０４
を得、このゲート電極１０４をマスクとし、かつフォト
リソグラフィー法によって形成されたレジスト樹脂マス
クを用いて半導体層１０２のゲート電極１０４の下方以
外の部分にイオン注入を行なうことによりＴＦＴを構成
する。その後、この基板上の全面に絶縁膜１０５を７０
００Å程度の厚さに形成し、ゲート絶縁膜と絶縁膜のコ
ンタクトホールを形成する。
【０００５】次に配線パターン及びＴＦＴのドレインと
絵素電極とのコンタクトを取るための金属膜パターン１
０６をＡｌ等の低抵抗の金属を用いて同時に形成する
（６０００Å程度）。その後、層間絶縁膜１０７を６０
００Å程度形成し、これにコンタクトホールを形成した
後、ＩＴＯからなる絵素電極層１０８を形成する。ここ
で、絵素電極層１０８の形成は、ＩＴＯ膜を全面に蒸着
又はＣＶＤで堆積形成した後、湿式エッチング（例え
ば、ＨＢｒ溶液等）を用いたフォトリソグラフィによっ
て行われる。
絵素電極とのコンタクトを取るための金属膜パターン１
０６をＡｌ等の低抵抗の金属を用いて同時に形成する
（６０００Å程度）。その後、層間絶縁膜１０７を６０
００Å程度形成し、これにコンタクトホールを形成した
後、ＩＴＯからなる絵素電極層１０８を形成する。ここ
で、絵素電極層１０８の形成は、ＩＴＯ膜を全面に蒸着
又はＣＶＤで堆積形成した後、湿式エッチング（例え
ば、ＨＢｒ溶液等）を用いたフォトリソグラフィによっ
て行われる。
【０００６】しかしながら、この絵素電極層の湿式エッ
チングによるパターニングにおいて、すでに形成されて
いる金属膜パターンの上面と絵素電極層上面とが比較的
大きな段差を有するため、このパターンの側部から上記
湿式エッチング液が浸透して当該パターンことに金属配
線がダメージを受けて、細線化や断線のトラブルが生じ
る虞れあった。
チングによるパターニングにおいて、すでに形成されて
いる金属膜パターンの上面と絵素電極層上面とが比較的
大きな段差を有するため、このパターンの側部から上記
湿式エッチング液が浸透して当該パターンことに金属配
線がダメージを受けて、細線化や断線のトラブルが生じ
る虞れあった。
【０００７】そこで、上記層間絶縁膜１０７の形成時
に、金属パターンの側部の被覆厚みを増加させる手法が
専ら採用されている。そして具体的には、例えばプラズ
マＣＶＤにより６０００Å程度の厚みのＳｉＯ2 又はＳ
ｉＮｘからなる第１の層間絶縁膜を被覆形成した後、こ
れをエッチバック（４０００Å程度減少）して金属パタ
ーンの側部にいわゆるサイドウォールを形成し、次いで
再び４０００Å程度の厚みのＳｉＯ2 又はＳｉＮｘから
なる第２の層間絶縁膜を被覆形成することにより、膜厚
は６０００Å程度であるが、金属パターンの側部の厚み
が増加されて全体がより平坦化された層間絶縁膜１０７
を得る手法が採用されている。
に、金属パターンの側部の被覆厚みを増加させる手法が
専ら採用されている。そして具体的には、例えばプラズ
マＣＶＤにより６０００Å程度の厚みのＳｉＯ2 又はＳ
ｉＮｘからなる第１の層間絶縁膜を被覆形成した後、こ
れをエッチバック（４０００Å程度減少）して金属パタ
ーンの側部にいわゆるサイドウォールを形成し、次いで
再び４０００Å程度の厚みのＳｉＯ2 又はＳｉＮｘから
なる第２の層間絶縁膜を被覆形成することにより、膜厚
は６０００Å程度であるが、金属パターンの側部の厚み
が増加されて全体がより平坦化された層間絶縁膜１０７
を得る手法が採用されている。
【０００８】そして、かかる二層構造の層間絶縁膜によ
れば、段差が緩和されているため、前述したごとき金属
配線のダメージの問題が解消されることとなる。
れば、段差が緩和されているため、前述したごとき金属
配線のダメージの問題が解消されることとなる。
【０００９】
【発明が解決しようとする課題】上記のごとき層間絶縁
膜１０７の形成及び絵素電極層１０８の形成後、ポリイ
ミド等からなる配向膜１０９を少なくとも絵素電極層１
０８上全面に形成し、例えばＩＴＯからなる透明対向電
極１１０が透明ガラス基板全面に形成された対向基板１
１１との間にＴＮ型液晶１１２を挟むことによりアクテ
ィブマトリックス液晶表示セルが完成する。
膜１０７の形成及び絵素電極層１０８の形成後、ポリイ
ミド等からなる配向膜１０９を少なくとも絵素電極層１
０８上全面に形成し、例えばＩＴＯからなる透明対向電
極１１０が透明ガラス基板全面に形成された対向基板１
１１との間にＴＮ型液晶１１２を挟むことによりアクテ
ィブマトリックス液晶表示セルが完成する。
【００１０】しかしながら、かかる従来法によるアクテ
ィブマトリクス基板には以下の問題があった。すなわ
ち、上記配向膜に配向性を付与するためには通常、ラビ
ング法が用いられる。これは、ポリイミド等の高分子膜
を印刷等でパターン形成した後、液晶分子が１方向に配
列するように布等でその表面を一定方向にを摩擦する方
法である。
ィブマトリクス基板には以下の問題があった。すなわ
ち、上記配向膜に配向性を付与するためには通常、ラビ
ング法が用いられる。これは、ポリイミド等の高分子膜
を印刷等でパターン形成した後、液晶分子が１方向に配
列するように布等でその表面を一定方向にを摩擦する方
法である。
【００１１】しかしながら、ラビング法により配向膜表
面を処理する場合、絵素電極上面と金属配線上面との段
差が通常５０００Å以上あるため、ラビングされるのは
ほとんど金属配線上及び絵素電極の一部となり、その結
果絵素電極上の一部が無配向となってしまう場合があっ
た。特にＥＶＦなどに用いられる１インチ以下の液晶デ
ィスプレイなどにおいては絵素のピッチが５０μｍ以下
と極めて狭いため、上記のごとき傾向が強く、表示品質
上大きな問題となっている。
面を処理する場合、絵素電極上面と金属配線上面との段
差が通常５０００Å以上あるため、ラビングされるのは
ほとんど金属配線上及び絵素電極の一部となり、その結
果絵素電極上の一部が無配向となってしまう場合があっ
た。特にＥＶＦなどに用いられる１インチ以下の液晶デ
ィスプレイなどにおいては絵素のピッチが５０μｍ以下
と極めて狭いため、上記のごとき傾向が強く、表示品質
上大きな問題となっている。
【００１２】本発明の目的は、このような欠点を生じな
い高解像度の液晶表示素子構成用のアクティブマトリク
ス基板を提供しようとするものである。
い高解像度の液晶表示素子構成用のアクティブマトリク
ス基板を提供しようとするものである。
【００１３】
【課題を解決するための手段】かくして本発明によれ
ば、基板上に、多数の薄膜トランジスタとこれを駆動す
る金属配線を形成した後、この形成領域及び絵素領域上
に層間絶縁膜を被覆形成し、次いでこの層間絶縁膜の絵
素領域上に上記薄膜トランジスタに接続される絵素電極
層を形成することからなり、上記層間絶縁膜の形成が、
（イ）薄膜トランジスタ及び金属配線形成領域と絵素領
域上に絶縁材料を堆積形成した後、この堆積層の絵素領
域上をマスクした状態でエッチバックして、薄膜トラン
ジスタ及び金属配線形成領域上では薄く、絵素領域上で
は厚い第１の層間絶縁膜を形成する工程と、（ロ）上記
第１層間絶縁膜上に再び絶縁材料を堆積形成して、少な
くとも絵素領域の表面が他の領域と同等又は他の領域よ
りも高位に位置する第２の層間絶縁膜を形成する工程、
により行われることからなるアクティブマトリクス基板
の製造方法が提供される。
ば、基板上に、多数の薄膜トランジスタとこれを駆動す
る金属配線を形成した後、この形成領域及び絵素領域上
に層間絶縁膜を被覆形成し、次いでこの層間絶縁膜の絵
素領域上に上記薄膜トランジスタに接続される絵素電極
層を形成することからなり、上記層間絶縁膜の形成が、
（イ）薄膜トランジスタ及び金属配線形成領域と絵素領
域上に絶縁材料を堆積形成した後、この堆積層の絵素領
域上をマスクした状態でエッチバックして、薄膜トラン
ジスタ及び金属配線形成領域上では薄く、絵素領域上で
は厚い第１の層間絶縁膜を形成する工程と、（ロ）上記
第１層間絶縁膜上に再び絶縁材料を堆積形成して、少な
くとも絵素領域の表面が他の領域と同等又は他の領域よ
りも高位に位置する第２の層間絶縁膜を形成する工程、
により行われることからなるアクティブマトリクス基板
の製造方法が提供される。
【００１４】本発明は、前記目的を達成すべく、層間絶
縁膜の形成手法として、上記特定の２段階堆積法を採用
するという手段を講じたものである。本発明の製造方法
において、多数の薄膜トランジスタや金属配線自体の形
成は公知の手法を用いて行なうことができる。本発明の
工程（イ）において堆積する絶縁材料としては、ＣＶＤ
法により形成するＳｉＯ2 、ＳｉＮｘ等が挙げられる。
この工程（イ）は、主として、金属配線の側部の保護の
ために用いられるが、従来法では、堆積後にエッチバッ
クが全面に行われるのに対し本発明では、絵素領域上を
マスクした状態、すなわち絵素領域上の層厚を維持した
状態でエッチバックが行われる。
縁膜の形成手法として、上記特定の２段階堆積法を採用
するという手段を講じたものである。本発明の製造方法
において、多数の薄膜トランジスタや金属配線自体の形
成は公知の手法を用いて行なうことができる。本発明の
工程（イ）において堆積する絶縁材料としては、ＣＶＤ
法により形成するＳｉＯ2 、ＳｉＮｘ等が挙げられる。
この工程（イ）は、主として、金属配線の側部の保護の
ために用いられるが、従来法では、堆積後にエッチバッ
クが全面に行われるのに対し本発明では、絵素領域上を
マスクした状態、すなわち絵素領域上の層厚を維持した
状態でエッチバックが行われる。
【００１５】この際、エッチバック前の層厚は６０００
〜８０００Åとし、エッチバックは薄膜トランジスタ及
び金属配線形成領域上の堆積厚みが３０００〜５０００
Å程度となるまで行なうのが適している。かかるエッチ
バックにより、薄膜トランジスタ及び金属配線形成領域
上では薄く、絵素領域上では厚い第１の層間絶縁膜が得
られる。
〜８０００Åとし、エッチバックは薄膜トランジスタ及
び金属配線形成領域上の堆積厚みが３０００〜５０００
Å程度となるまで行なうのが適している。かかるエッチ
バックにより、薄膜トランジスタ及び金属配線形成領域
上では薄く、絵素領域上では厚い第１の層間絶縁膜が得
られる。
【００１６】なお、ＩＴＯマスクを使用し、フォトリソ
グラフィー法によりレジストパターンを形成し、それを
上記マスクとする事も可能である。また、エッチングは
公知のドライエッチングを適用することができる。次い
で、この第１層間絶縁膜上に再び絶縁材料が堆積されて
第２の層間絶縁膜が形成される。この際の絶縁材料及び
形成手法は、第１の層間絶縁膜と同じものを適用するこ
とができ、第１層間と第２層間の堆積厚みの合計が６０
００〜８０００Å程度とするのが適している。かかる厚
みの第２層間絶縁膜を形成することにより、少なくとも
絵素形成領域上の表面が、薄膜トランジスタ及び金属配
線形成領域上の表面と同程度の高さ又はそれよりも高位
の面を有する層間絶縁膜が得られる。
グラフィー法によりレジストパターンを形成し、それを
上記マスクとする事も可能である。また、エッチングは
公知のドライエッチングを適用することができる。次い
で、この第１層間絶縁膜上に再び絶縁材料が堆積されて
第２の層間絶縁膜が形成される。この際の絶縁材料及び
形成手法は、第１の層間絶縁膜と同じものを適用するこ
とができ、第１層間と第２層間の堆積厚みの合計が６０
００〜８０００Å程度とするのが適している。かかる厚
みの第２層間絶縁膜を形成することにより、少なくとも
絵素形成領域上の表面が、薄膜トランジスタ及び金属配
線形成領域上の表面と同程度の高さ又はそれよりも高位
の面を有する層間絶縁膜が得られる。
【００１７】
【作用】この発明の特定の形成手法により得られた層間
絶縁膜の表面は、少なくともその絵素領域上での面が薄
膜トランジスタ及び金属配線形成領域の表面位と同程度
又はそれ以上の高さに位置する。従って、その後形成さ
れる絵素電極層の表面も薄膜トランジスタ及び金属配線
形成領域の上面と同程度又はそれ以上の高さに位置する
ため、この絵素電極層上に形成される配向膜のラビング
処理も確実に行えることとなる。
絶縁膜の表面は、少なくともその絵素領域上での面が薄
膜トランジスタ及び金属配線形成領域の表面位と同程度
又はそれ以上の高さに位置する。従って、その後形成さ
れる絵素電極層の表面も薄膜トランジスタ及び金属配線
形成領域の上面と同程度又はそれ以上の高さに位置する
ため、この絵素電極層上に形成される配向膜のラビング
処理も確実に行えることとなる。
【００１８】
【実施例】以下、本発明の実施例を添付図面を参照して
説明する。図３に、本発明のアクティブマトリクス基板
を用いたアクティブマトリクス液晶表示装置の平面模式
図を示す。まず、ガラス基板３１１上にゲート駆動回路
３２３、ソース駆動回路３２４、及びＴＦＴアレイ部３
２２が、形成されている。ＴＦＴアレイ部３２２には、
ゲート駆動回路３２３から延びる多数の平行するゲート
バス配線が配されている。ソース駆動回路３２４からは
多数のソースバス配線３０２がゲートバス配線３０１に
直交して配設されている。そしてソースバス配線３０２
に平行して、付加容量共通配線３０８が配設されてい
る。
説明する。図３に、本発明のアクティブマトリクス基板
を用いたアクティブマトリクス液晶表示装置の平面模式
図を示す。まず、ガラス基板３１１上にゲート駆動回路
３２３、ソース駆動回路３２４、及びＴＦＴアレイ部３
２２が、形成されている。ＴＦＴアレイ部３２２には、
ゲート駆動回路３２３から延びる多数の平行するゲート
バス配線が配されている。ソース駆動回路３２４からは
多数のソースバス配線３０２がゲートバス配線３０１に
直交して配設されている。そしてソースバス配線３０２
に平行して、付加容量共通配線３０８が配設されてい
る。
【００１９】２本のゲートバス配線３０１、ソースバス
配線３０２、及び付加容量共通配線３０８に囲まれた矩
形の領域には、２個の直列に配列されたＴＦＴ３２５、
絵素３２６、及び付加容量３２７が設けられている。Ｔ
ＦＴ３２５のゲート電極はゲートバス配線３０１に接続
され、ソース電極はソースバス配線３０２に接続されて
いる。ＴＦＴ３２５のドレイン電極に接続された絵素電
極と対向基板上の対向電極との間に液晶が封入され、絵
素３２６が構成されている。また、ＴＦＴ３２５と付加
容量共通配線３０８は対向電極と同じ電位の電極に接続
されている。
配線３０２、及び付加容量共通配線３０８に囲まれた矩
形の領域には、２個の直列に配列されたＴＦＴ３２５、
絵素３２６、及び付加容量３２７が設けられている。Ｔ
ＦＴ３２５のゲート電極はゲートバス配線３０１に接続
され、ソース電極はソースバス配線３０２に接続されて
いる。ＴＦＴ３２５のドレイン電極に接続された絵素電
極と対向基板上の対向電極との間に液晶が封入され、絵
素３２６が構成されている。また、ＴＦＴ３２５と付加
容量共通配線３０８は対向電極と同じ電位の電極に接続
されている。
【００２０】かかるアクティブマトリクス表示装置に使
用したこの発明のアクティブマトリクス基板の製造につ
いて図２のＡ、Ｂ、Ｃを参照して以下、説明する。配線
パターンをＡｌ等の低抵抗の金属を用いて形成するまで
の工程は先に示した従来例と全く同じであり、形成面の
構成は図１Ａと同様である。すなわち、図２Ａに示され
るようにまず、ガラス基板２０１上の全面にＴＦＴ用の
半導体層２０２となる多結晶シリコン薄膜をＣＶＤ法に
よって形成する。次にＣＶＤ法、スパッタリング法、又
はこの多結晶シリコン薄膜上面の熱酸化により後にゲー
ト絶縁膜２０３となる絶縁膜を形成する。ゲート絶縁膜
２０３の厚さは例えば、１０００Å程度である。
用したこの発明のアクティブマトリクス基板の製造につ
いて図２のＡ、Ｂ、Ｃを参照して以下、説明する。配線
パターンをＡｌ等の低抵抗の金属を用いて形成するまで
の工程は先に示した従来例と全く同じであり、形成面の
構成は図１Ａと同様である。すなわち、図２Ａに示され
るようにまず、ガラス基板２０１上の全面にＴＦＴ用の
半導体層２０２となる多結晶シリコン薄膜をＣＶＤ法に
よって形成する。次にＣＶＤ法、スパッタリング法、又
はこの多結晶シリコン薄膜上面の熱酸化により後にゲー
ト絶縁膜２０３となる絶縁膜を形成する。ゲート絶縁膜
２０３の厚さは例えば、１０００Å程度である。
【００２１】次に上記多結晶シリコン薄膜及び絶縁膜の
パターニングを行いＴＦＴ用半導体層２０２を形成す
る。（４００〜８００Å）。但しゲート絶縁膜２０３の
形成は半導体層のパターン形成のあとに行っても良い。
また絶縁膜の形成前に多結晶シリコン薄膜の結晶性を高
めるためレーザアニール窒素雰囲気中でのアニール等の
処理を行ってもよい。
パターニングを行いＴＦＴ用半導体層２０２を形成す
る。（４００〜８００Å）。但しゲート絶縁膜２０３の
形成は半導体層のパターン形成のあとに行っても良い。
また絶縁膜の形成前に多結晶シリコン薄膜の結晶性を高
めるためレーザアニール窒素雰囲気中でのアニール等の
処理を行ってもよい。
【００２２】次にゲート電極２０４となる多結晶シリコ
ン薄膜をＣＶＤ法によって形成し不純物ドーピングを行
なう（４５００Å程度）。これにより電極として適した
低抵抗の多結晶シリコン薄膜が得られる。その後、低抵
抗の多結晶シリコンのパターニングを行ってゲート電極
２０４を得、このゲート電極２０４をマスクとし、かつ
フォトリソグラフィー法によって形成されたレジスト樹
脂マスクを用いて半導体層２０２のゲート電極２０４の
下方以外の部分にイオン注入を行なうことによりＴＦＴ
を構成する。その後、この基板上の全面に絶縁膜２０５
を７０００Å程度の厚さに形成し、ゲート絶縁膜と絶縁
膜のコンタクトホールを形成する。
ン薄膜をＣＶＤ法によって形成し不純物ドーピングを行
なう（４５００Å程度）。これにより電極として適した
低抵抗の多結晶シリコン薄膜が得られる。その後、低抵
抗の多結晶シリコンのパターニングを行ってゲート電極
２０４を得、このゲート電極２０４をマスクとし、かつ
フォトリソグラフィー法によって形成されたレジスト樹
脂マスクを用いて半導体層２０２のゲート電極２０４の
下方以外の部分にイオン注入を行なうことによりＴＦＴ
を構成する。その後、この基板上の全面に絶縁膜２０５
を７０００Å程度の厚さに形成し、ゲート絶縁膜と絶縁
膜のコンタクトホールを形成する。
【００２３】次に配線パターン及びＴＦＴのドレインと
絵素電極とのコンタクトを取るための金属膜パターン２
０６をＡｌ等の低抵抗の金属を用いて同時に形成する
（６０００Å程度）。上記パターン２０６の形成後にお
いて、この発明を特徴づける層間絶縁膜の形成が行われ
る。すなわち、まず、絶縁材料としてのＳｉＯ2 をＣＶ
Ｄ法で全面に約６０００Å厚堆積形成する。この堆積層
２０７Ａの形成後、絵素領域Ｘ上のみにパターンが形成
されているマスクを使用し、フォトリソグラフィー法に
よりレジストパターンを形成する。その後、このレジス
トパターン以外の領域をＣＨＦ 3等のガスを用い、ドラ
イエッチング法により、異方性エッチングを行い、エッ
チバックする。これにより、図１のＢに示されるよう
に、薄膜トランジスタ及び金属配線形成領域Ｙ上の堆積
層２０７Ａが選択除去（エッチバック厚み約４０００
Å）されて、領域Ｙ上で薄く（２０００Å）領域Ｙ上で
厚い（６０００Å）第１の層間絶縁膜が残存形成され
る。
絵素電極とのコンタクトを取るための金属膜パターン２
０６をＡｌ等の低抵抗の金属を用いて同時に形成する
（６０００Å程度）。上記パターン２０６の形成後にお
いて、この発明を特徴づける層間絶縁膜の形成が行われ
る。すなわち、まず、絶縁材料としてのＳｉＯ2 をＣＶ
Ｄ法で全面に約６０００Å厚堆積形成する。この堆積層
２０７Ａの形成後、絵素領域Ｘ上のみにパターンが形成
されているマスクを使用し、フォトリソグラフィー法に
よりレジストパターンを形成する。その後、このレジス
トパターン以外の領域をＣＨＦ 3等のガスを用い、ドラ
イエッチング法により、異方性エッチングを行い、エッ
チバックする。これにより、図１のＢに示されるよう
に、薄膜トランジスタ及び金属配線形成領域Ｙ上の堆積
層２０７Ａが選択除去（エッチバック厚み約４０００
Å）されて、領域Ｙ上で薄く（２０００Å）領域Ｙ上で
厚い（６０００Å）第１の層間絶縁膜が残存形成され
る。
【００２４】なお、エッチバックを行わない領域をドレ
イン上部のパターン２０６より数μｍ離しておけばこの
部分においてもサイドウォールが形成されるので、絵素
電極層のパターニング時のドレイン上部における断線が
防止できる。この後、マスクとして用いたレジストパタ
ーンを剥離し、再び、ＣＶＤ法でＳｉＯ2を堆積して厚
み４０００Åの第２の層間絶縁膜を形成する。これによ
り、領域Ｘと領域Ｙとの表面の段差がほとんど解消され
た層間絶縁膜２０７が形成される。すなわち、エッチバ
ック時にエッチングを行わなかった部位（領域Ｘ）の膜
厚が、他の部分が６０００Åであるのに対して１０００
０Åであり、ほとんど段差の無い構造とすることができ
る。
イン上部のパターン２０６より数μｍ離しておけばこの
部分においてもサイドウォールが形成されるので、絵素
電極層のパターニング時のドレイン上部における断線が
防止できる。この後、マスクとして用いたレジストパタ
ーンを剥離し、再び、ＣＶＤ法でＳｉＯ2を堆積して厚
み４０００Åの第２の層間絶縁膜を形成する。これによ
り、領域Ｘと領域Ｙとの表面の段差がほとんど解消され
た層間絶縁膜２０７が形成される。すなわち、エッチバ
ック時にエッチングを行わなかった部位（領域Ｘ）の膜
厚が、他の部分が６０００Åであるのに対して１０００
０Åであり、ほとんど段差の無い構造とすることができ
る。
【００２５】この後、層間絶縁膜２０７に、絵素電極層
とトランジスタとを接続するためのコンタクトホールを
形成後、ＩＴＯをパターン形成して絵素電極層２０８を
形成した。このようにして得られた本発明のアクティブ
マトリクス基板の素子形成面上に、ポリイミドからなる
配向膜２０９を塗布、焼結形成した後、この表面をラビ
ング処理に付したところ、その表面の位置が、トランジ
スタ及び金属配線形成領域上の表面と同程度の高位置に
配されているため、絵素領域上全面にムラのない均一な
ラビング処理が施され、その結果、この基板を用いて構
成した液晶表示装置の表示品質も優れていることが判明
した。
とトランジスタとを接続するためのコンタクトホールを
形成後、ＩＴＯをパターン形成して絵素電極層２０８を
形成した。このようにして得られた本発明のアクティブ
マトリクス基板の素子形成面上に、ポリイミドからなる
配向膜２０９を塗布、焼結形成した後、この表面をラビ
ング処理に付したところ、その表面の位置が、トランジ
スタ及び金属配線形成領域上の表面と同程度の高位置に
配されているため、絵素領域上全面にムラのない均一な
ラビング処理が施され、その結果、この基板を用いて構
成した液晶表示装置の表示品質も優れていることが判明
した。
【００２６】なお、本実施例では、エッチバック用のマ
スクを新たに製作し、それによりレジストパターンを形
成し、エッチバックを行っている。しかし、エッチバッ
ク時に絵素電極ＩＴＯパターン形成用マスクを使用し、
絵素パターンと同じであるレジストパターンを形成し、
これによりエッチバックを行えば、新たにエッチバック
用のマスクを製作する必要も無く、絵素電極パターンを
ソースバス配線に対し突出させた構造とする事ができ
る。
スクを新たに製作し、それによりレジストパターンを形
成し、エッチバックを行っている。しかし、エッチバッ
ク時に絵素電極ＩＴＯパターン形成用マスクを使用し、
絵素パターンと同じであるレジストパターンを形成し、
これによりエッチバックを行えば、新たにエッチバック
用のマスクを製作する必要も無く、絵素電極パターンを
ソースバス配線に対し突出させた構造とする事ができ
る。
【００２７】
【発明の効果】本発明によれば、絵素形成領域と他の領
域との段差が実質的に解消されるか、又は絵素形成領域
の表面が高位に配された表面表示構造のアクティブマト
リクス基板が得られ、従って、絵素電極層上への配向膜
形成後のラビング処理を確実かつ効率良く均一に行なう
ことができる。
域との段差が実質的に解消されるか、又は絵素形成領域
の表面が高位に配された表面表示構造のアクティブマト
リクス基板が得られ、従って、絵素電極層上への配向膜
形成後のラビング処理を確実かつ効率良く均一に行なう
ことができる。
【００２８】従って、アクティブマトリクス液晶表示装
置等の表示品質を向上する点でその有用性は極めて大な
るものである。
置等の表示品質を向上する点でその有用性は極めて大な
るものである。
【図１】アクティブマトリクス基板における絵素１個分
の平面構成図（Ａ）と、従来例を示す（Ａ）のａ−ａ′
線模式断面図（Ｂ）である。
の平面構成図（Ａ）と、従来例を示す（Ａ）のａ−ａ′
線模式断面図（Ｂ）である。
【図２】本発明の製造工程を順次示す図１（Ｂ）の対応
図である。
図である。
【図３】本発明のアクティブマトリクス基板を用いて構
成したアクティブマトリクス液晶表示装置の構成説明図
である。
成したアクティブマトリクス液晶表示装置の構成説明図
である。
１０１，２０１ ガラス基板 １０２，２０２ 半導体層 １０３，２０３ ゲート絶縁膜 １０４，２０４ 多結晶シリコン薄膜（ゲート電極） １０５，２０５ 絶縁膜 １０６，２０６ 金属膜パターン １０７，２０７ 層間絶縁膜 ２０７Ａ 第１層間絶縁膜 １０８，２０８ 絵素電極層 １０９，２０９ 配向膜 １１０ 対向電極 １１１ 対向基板 １１２ ＴＮ型液晶 ３０８ 付加容量共通配線 ３１１ ガラス基板 ３２２ ＴＦＴアレイ部 ３２３ ゲート駆動回路 ３２４ ソース駆動回路 ３２５ ＴＦＴ ３２６ 絵素 ３２７ 付加容量
Claims (1)
- 【特許請求の範囲】 【請求項１】 基板上に、多数の薄膜トランジスタとこ
れを駆動する金属配線を形成した後、この形成領域及び
絵素領域上に層間絶縁膜を被覆形成し、次いでこの層間
絶縁膜の絵素領域上に上記薄膜トランジスタに接続され
る絵素電極層を形成することからなり、上記層間絶縁膜
の形成が、 （イ）薄膜トランジスタ及び金属配線形成領域と絵素領
域上に絶縁材料を堆積形成した後、この堆積層の絵素領
域上をマスクした状態でエッチバックして、薄膜トラン
ジスタ及び金属配線形成領域上では薄く、絵素領域上で
は厚い第１の層間絶縁膜を形成する工程と、 （ロ）上記第１層間絶縁膜上に再び絶縁材料を堆積形成
して、少なくとも絵素領域の表面が他の領域と同等又は
他の領域よりも高位に位置する第２の層間絶縁膜を形成
する工程、により行われることからなるアクティブマト
リクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18107591A JPH0527261A (ja) | 1991-07-22 | 1991-07-22 | アクテイブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18107591A JPH0527261A (ja) | 1991-07-22 | 1991-07-22 | アクテイブマトリクス基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0527261A true JPH0527261A (ja) | 1993-02-05 |
Family
ID=16094372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18107591A Pending JPH0527261A (ja) | 1991-07-22 | 1991-07-22 | アクテイブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0527261A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211939B1 (en) | 1998-07-23 | 2001-04-03 | Nec Corporation | Liquid crystal display and method of driving liquid crystal display |
| US7459724B2 (en) | 1994-06-02 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| CN103713437A (zh) * | 2013-12-16 | 2014-04-09 | 合肥京东方光电科技有限公司 | 一种阵列基板、其制作方法、液晶显示屏及显示装置 |
| JP2019109412A (ja) * | 2017-12-20 | 2019-07-04 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の製造方法、および電子機器 |
-
1991
- 1991-07-22 JP JP18107591A patent/JPH0527261A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7459724B2 (en) | 1994-06-02 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US6211939B1 (en) | 1998-07-23 | 2001-04-03 | Nec Corporation | Liquid crystal display and method of driving liquid crystal display |
| CN103713437A (zh) * | 2013-12-16 | 2014-04-09 | 合肥京东方光电科技有限公司 | 一种阵列基板、其制作方法、液晶显示屏及显示装置 |
| JP2019109412A (ja) * | 2017-12-20 | 2019-07-04 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の製造方法、および電子機器 |
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