JP2588664B2 - アクティブマトリックス液晶表示装置 - Google Patents
アクティブマトリックス液晶表示装置Info
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- JP2588664B2 JP2588664B2 JP4175792A JP4175792A JP2588664B2 JP 2588664 B2 JP2588664 B2 JP 2588664B2 JP 4175792 A JP4175792 A JP 4175792A JP 4175792 A JP4175792 A JP 4175792A JP 2588664 B2 JP2588664 B2 JP 2588664B2
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Description
【０００１】
【産業上の利用分野】本発明は平面ディスプレイ素子に
係わり、特に大容量ＴＦＴアクティブマトリックス液晶
表示装置に関する。
係わり、特に大容量ＴＦＴアクティブマトリックス液晶
表示装置に関する。
【０００２】
【従来の技術】従来より、薄膜トランジスタ素子（以
下、ＴＦＴと略記する）をスイッチング素子として用い
たアクティブマトリックス液晶表示装置について、多く
の研究、開発がなされている。ＴＦＴを備えたアクティ
ブマトリックス液晶表示装置は、第１の基板とこれに対
向する第２の基板との間に液晶材料が挾持されたもので
ある。第１の基板は、ガラス基板上に複数の走査電極
と、複数の信号電極が行列方向に設けられたもので、こ
れら走査電極と信号電極によって区切られた各画素に
は、ＴＦＴ素子および表示電極がそれぞれ配されてい
る。そして、ＴＦＴ素子は、走査電極、信号電極、およ
び表示電極と、それぞれ接続されている。また、第２の
基板には対向電極が形成されている。そして、ＴＦＴと
しては多結晶シリコン（以下、ｐ−Ｓｉと略記する）を
用いたｐ−Ｓｉ ＴＦＴが有望視されている。ｐ−Ｓｉ
ＴＦＴは、アモルファスＳｉ薄膜トランジスタに比べ
て電荷移動度が約３０cm2／Ｖと高いので、大面積、高
解像度の液晶ディスプレイを実現するために有用であ
る。また電荷移動度が高いため、液晶表示パネル部の駆
動用周辺回路をＴＦＴを用いて同一基板上に構成するこ
とができ、ディスプレイのコンパクト化、低コスト化に
も有効である。
下、ＴＦＴと略記する）をスイッチング素子として用い
たアクティブマトリックス液晶表示装置について、多く
の研究、開発がなされている。ＴＦＴを備えたアクティ
ブマトリックス液晶表示装置は、第１の基板とこれに対
向する第２の基板との間に液晶材料が挾持されたもので
ある。第１の基板は、ガラス基板上に複数の走査電極
と、複数の信号電極が行列方向に設けられたもので、こ
れら走査電極と信号電極によって区切られた各画素に
は、ＴＦＴ素子および表示電極がそれぞれ配されてい
る。そして、ＴＦＴ素子は、走査電極、信号電極、およ
び表示電極と、それぞれ接続されている。また、第２の
基板には対向電極が形成されている。そして、ＴＦＴと
しては多結晶シリコン（以下、ｐ−Ｓｉと略記する）を
用いたｐ−Ｓｉ ＴＦＴが有望視されている。ｐ−Ｓｉ
ＴＦＴは、アモルファスＳｉ薄膜トランジスタに比べ
て電荷移動度が約３０cm2／Ｖと高いので、大面積、高
解像度の液晶ディスプレイを実現するために有用であ
る。また電荷移動度が高いため、液晶表示パネル部の駆
動用周辺回路をＴＦＴを用いて同一基板上に構成するこ
とができ、ディスプレイのコンパクト化、低コスト化に
も有効である。
【０００３】このようなｐ−Ｓｉ ＴＦＴの製造方法に
ついては、プロシーディングス オブ １９８８ イン
ターナショナル ディスプレイ リサーチ コンファレ
ンス２１５〜２１９頁に報告がなされている。この方法
は、活性層としてｐ−Ｓｉ薄膜を形成するために、まず
減圧ＣＶＤ法を用いて基板温度５００℃で成膜した後、
窒素雰囲気中に６００℃で焼成することにより、結晶性
を向上させたＳｉ薄膜を形成する。そして、パターン化
した該ｐ−Ｓｉ層上に、ゲート絶縁膜、ゲートＳｉ層、
層間絶縁用ＳｉＯ2層、走査電極、信号電極および表示
電極等を順次形成する。これらの形成は、常圧ＣＶＤ
法、減圧ＣＶＤ法等により、成膜、パターニングを繰り
返し行うことによってできる。このようにして、高移動
度のｐ−Ｓｉ ＴＦＴを作製し、これを用いたＴＦＴ−
ＬＣＤを実現することができる。
ついては、プロシーディングス オブ １９８８ イン
ターナショナル ディスプレイ リサーチ コンファレ
ンス２１５〜２１９頁に報告がなされている。この方法
は、活性層としてｐ−Ｓｉ薄膜を形成するために、まず
減圧ＣＶＤ法を用いて基板温度５００℃で成膜した後、
窒素雰囲気中に６００℃で焼成することにより、結晶性
を向上させたＳｉ薄膜を形成する。そして、パターン化
した該ｐ−Ｓｉ層上に、ゲート絶縁膜、ゲートＳｉ層、
層間絶縁用ＳｉＯ2層、走査電極、信号電極および表示
電極等を順次形成する。これらの形成は、常圧ＣＶＤ
法、減圧ＣＶＤ法等により、成膜、パターニングを繰り
返し行うことによってできる。このようにして、高移動
度のｐ−Ｓｉ ＴＦＴを作製し、これを用いたＴＦＴ−
ＬＣＤを実現することができる。
【０００４】また、大型のディスプレイを製造する手法
としては、プロシーディングス オブ １９９１ イン
ターナショナル ディスプレイ リサーチ コンファレ
ンス２２７〜２３０頁に、印刷技術を応用することによ
り４０インチ以上の対角サイズの基板上に安い装置コス
ト、高い生産性でレジストパターンを形成できることが
開示されている。しかも、これにより形成できるパター
ンの細線幅は、最小３μｍであり、このパターニング技
術と上記のｐ−Ｓｉ ＴＦＴ製造プロセスを組み合わせ
て、シフトレジスタ回路や、８×８マトリクスの液晶表
示装置を作製する試みがなされている。
としては、プロシーディングス オブ １９９１ イン
ターナショナル ディスプレイ リサーチ コンファレ
ンス２２７〜２３０頁に、印刷技術を応用することによ
り４０インチ以上の対角サイズの基板上に安い装置コス
ト、高い生産性でレジストパターンを形成できることが
開示されている。しかも、これにより形成できるパター
ンの細線幅は、最小３μｍであり、このパターニング技
術と上記のｐ−Ｓｉ ＴＦＴ製造プロセスを組み合わせ
て、シフトレジスタ回路や、８×８マトリクスの液晶表
示装置を作製する試みがなされている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記ｐ
−Ｓｉ ＴＦＴ製造プロセス中における最高温度は６０
０℃程度とガラス基板を用いたプロセス温度としては高
いものである。そして、高温度での焼成後のガラス基板
は温度を下げても基板寸法が焼成前と変化することが知
られており、この変化に伴って、ガラス基板上のパター
ン寸法が変形し、画素の配列ピッチが変化するという問
題があった。この結果、パターン化したｐ−Ｓｉ層上に
ゲートＳｉ層以後の各層を重ね合わせた際に各層の位置
がずれてしまい、とりわけ大面積基板上では、このずれ
がより顕著なものとなるという問題があった。また、印
刷技術を応用してパターニングを行う方法においては、
３μｍ程度の細線が形成できるものの、印刷技術はフォ
トマスク技術と異なり、多数のパターンを重ね合わせる
層間合わせ技術が特に問題となっていた。すなわち、重
ね合わせが大きく外れ、例えばＴＦＴのゲート電極と走
査電極、ＴＦＴのドレイン電極と信号電極、ＴＦＴのソ
ース電極と表示電極とのいずれか１つでも重ならない
と、接続不良により画素として動作することができず、
欠陥となってしまう恐れがあった。
−Ｓｉ ＴＦＴ製造プロセス中における最高温度は６０
０℃程度とガラス基板を用いたプロセス温度としては高
いものである。そして、高温度での焼成後のガラス基板
は温度を下げても基板寸法が焼成前と変化することが知
られており、この変化に伴って、ガラス基板上のパター
ン寸法が変形し、画素の配列ピッチが変化するという問
題があった。この結果、パターン化したｐ−Ｓｉ層上に
ゲートＳｉ層以後の各層を重ね合わせた際に各層の位置
がずれてしまい、とりわけ大面積基板上では、このずれ
がより顕著なものとなるという問題があった。また、印
刷技術を応用してパターニングを行う方法においては、
３μｍ程度の細線が形成できるものの、印刷技術はフォ
トマスク技術と異なり、多数のパターンを重ね合わせる
層間合わせ技術が特に問題となっていた。すなわち、重
ね合わせが大きく外れ、例えばＴＦＴのゲート電極と走
査電極、ＴＦＴのドレイン電極と信号電極、ＴＦＴのソ
ース電極と表示電極とのいずれか１つでも重ならない
と、接続不良により画素として動作することができず、
欠陥となってしまう恐れがあった。
【０００６】本発明は前記事情に鑑みてなされたもの
で、ｐ−Ｓｉ ＴＦＴを用いて大面積の液晶表示装置を
構成する際に、層間合わせ精度が低くても、十分な表示
特性を得ることができるようにしたアクティブマトリッ
クス液晶表示装置の提供を目的とする。
で、ｐ−Ｓｉ ＴＦＴを用いて大面積の液晶表示装置を
構成する際に、層間合わせ精度が低くても、十分な表示
特性を得ることができるようにしたアクティブマトリッ
クス液晶表示装置の提供を目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明の請求項１に記載のアクティブマトリックス液
晶表示装置は、透明絶縁基板上に、複数の走査電極と複
数の信号電極が行列方向に配され、これら走査電極と信
号電極によって区切られた各画素に、少なくともｐ−Ｓ
ｉ層およびこれに直交するゲート電極からなるＴＦＴ
と、表示電極が設けられ、ゲート電極を挟んで一端側の
ｐ−Ｓｉ層と信号電極とが接続され、他端側のｐ−Ｓｉ
層と表示電極とが接続され、かつゲート電極と走査電極
とが接続された第１の基板に対して、絶縁基板上に対向
電極が設けられた第２の基板が対向配置され、これら基
板間に液晶材料が挾持されたアクティブマトリックス液
晶表示装置であって、上記ｐ−Ｓｉ層の形状が、上記走
査電極と平行な帯状で、その走査電極方向の長さが一画
素の一辺を形成する走査電極の長さの５／７より大き
く、かつ上記ｐ−Ｓｉ層と上記信号電極とを接続しうる
非絶縁部分の大きさが行列方向ともに一画素の一辺を形
成する走査電極の長さの２／７以上となるようにしたも
のである。また請求項２に記載のアクティブマトリック
ス液晶表示装置は、透明絶縁基板上に、複数の走査電極
と複数の信号電極が行列方向に配され、これら走査電極
と信号電極によって区切られた各画素に、少なくともｐ
−Ｓｉ層およびこれに直交するゲート電極からなるＴＦ
Ｔと、表示電極が設けられ、ゲート電極を挟んで一端側
のｐ−Ｓｉ層と信号電極とが接続され、他端側のｐ−Ｓ
ｉ層と表示電極とが接続され、かつゲート電極と走査電
極とが接続された第１の基板に対して、絶縁基板上に対
向電極が設けられた第２の基板が対向配置され、これら
基板間に液晶材料が挾持されたアクティブマトリックス
液晶表示装置であって、上記ｐ−Ｓｉ層の形状が、上記
走査電極と平行な帯状で、その走査電極方向の長さが一
画素の一辺を形成する走査電極の長さの５／７より大き
く、かつ上記ゲート電極と上記走査電極とを接続しうる
非絶縁部分の大きさが行列方向ともに一画素の一辺を形
成する走査電極の長さの２／７以上となるようにしたも
のである。また請求項３に記載のアクティブマトリック
ス液晶表示装置は、請求項２の装置において、ｐ−Ｓｉ
層と信号電極とを接続しうる非絶縁部分の大きさが行列
方向ともに一画素の一辺を形成する走査電極の長さの２
／７以上となるようにしたものである。また請求項４に
記載のアクティブマトリックス液晶表示装置は、請求項
１〜３の装置において、上記ｐ−Ｓｉ層と上記ゲート電
極との交差部分よりも外方の該ゲート電極の長さが、一
画素の一辺を形成する走査電極の長さの１／７以上とな
るようにしたものである。また請求項５に記載のアクテ
ィブマトリックス液晶表示装置は、請求項１〜４の装置
において、ｐ−Ｓｉ層と表示電極とを接続しうる非絶縁
部分の大きさが行列方向ともに一画素の一辺を形成する
走査電極の長さの２／７以上となるようにしたものであ
る。
に本発明の請求項１に記載のアクティブマトリックス液
晶表示装置は、透明絶縁基板上に、複数の走査電極と複
数の信号電極が行列方向に配され、これら走査電極と信
号電極によって区切られた各画素に、少なくともｐ−Ｓ
ｉ層およびこれに直交するゲート電極からなるＴＦＴ
と、表示電極が設けられ、ゲート電極を挟んで一端側の
ｐ−Ｓｉ層と信号電極とが接続され、他端側のｐ−Ｓｉ
層と表示電極とが接続され、かつゲート電極と走査電極
とが接続された第１の基板に対して、絶縁基板上に対向
電極が設けられた第２の基板が対向配置され、これら基
板間に液晶材料が挾持されたアクティブマトリックス液
晶表示装置であって、上記ｐ−Ｓｉ層の形状が、上記走
査電極と平行な帯状で、その走査電極方向の長さが一画
素の一辺を形成する走査電極の長さの５／７より大き
く、かつ上記ｐ−Ｓｉ層と上記信号電極とを接続しうる
非絶縁部分の大きさが行列方向ともに一画素の一辺を形
成する走査電極の長さの２／７以上となるようにしたも
のである。また請求項２に記載のアクティブマトリック
ス液晶表示装置は、透明絶縁基板上に、複数の走査電極
と複数の信号電極が行列方向に配され、これら走査電極
と信号電極によって区切られた各画素に、少なくともｐ
−Ｓｉ層およびこれに直交するゲート電極からなるＴＦ
Ｔと、表示電極が設けられ、ゲート電極を挟んで一端側
のｐ−Ｓｉ層と信号電極とが接続され、他端側のｐ−Ｓ
ｉ層と表示電極とが接続され、かつゲート電極と走査電
極とが接続された第１の基板に対して、絶縁基板上に対
向電極が設けられた第２の基板が対向配置され、これら
基板間に液晶材料が挾持されたアクティブマトリックス
液晶表示装置であって、上記ｐ−Ｓｉ層の形状が、上記
走査電極と平行な帯状で、その走査電極方向の長さが一
画素の一辺を形成する走査電極の長さの５／７より大き
く、かつ上記ゲート電極と上記走査電極とを接続しうる
非絶縁部分の大きさが行列方向ともに一画素の一辺を形
成する走査電極の長さの２／７以上となるようにしたも
のである。また請求項３に記載のアクティブマトリック
ス液晶表示装置は、請求項２の装置において、ｐ−Ｓｉ
層と信号電極とを接続しうる非絶縁部分の大きさが行列
方向ともに一画素の一辺を形成する走査電極の長さの２
／７以上となるようにしたものである。また請求項４に
記載のアクティブマトリックス液晶表示装置は、請求項
１〜３の装置において、上記ｐ−Ｓｉ層と上記ゲート電
極との交差部分よりも外方の該ゲート電極の長さが、一
画素の一辺を形成する走査電極の長さの１／７以上とな
るようにしたものである。また請求項５に記載のアクテ
ィブマトリックス液晶表示装置は、請求項１〜４の装置
において、ｐ−Ｓｉ層と表示電極とを接続しうる非絶縁
部分の大きさが行列方向ともに一画素の一辺を形成する
走査電極の長さの２／７以上となるようにしたものであ
る。
【０００８】
【作用】本発明のアクティブマトリックス液晶表示装置
は、ｐ−Ｓｉ層の形状が上記走査電極と平行な帯状で、
その走査電極方向の長さが一画素の一辺を形成する走査
電極の長さの５／７より大きいものである。したがっ
て、液晶表示装置の製造工程における、基板の変形によ
るパターンずれや、基板上のパターンとマスク上のパタ
ーンとの重ね合せの際に起こるずれであって、行列方向
ともに一画素の一辺を形成する走査電極の長さの１／７
より小さいずれによる寸法変化に対して、ＴＦＴの形
状、あるいはＴＦＴと走査電極、信号電極、表示電極と
のそれぞれの接続を確保することができる。このことに
より接続不良による画素欠陥を防止することができる。
そして、ｐ−Ｓｉ層とゲート電極との交差部分よりも外
方の該ゲート電極の長さを、一画素の一辺を形成する走
査電極の長さの１／７以上とすることによって、上記と
同様の寸法変化に対して、ＴＦＴのｐ−Ｓｉ層とゲート
電極との交差を確保することができる。また、ｐ−Ｓｉ
層と信号電極とを接続しうる非絶縁部分の大きさを行列
方向ともに一画素の一辺を形成する走査電極の長さの２
／７以上とすることによって、上記と同様の寸法変化に
対して、ｐ−Ｓｉ層と信号電極との接続を確保すること
ができる。また、ゲート電極と走査電極とを接続しうる
非絶縁部分の大きさを行列方向ともに一画素の一辺を形
成する走査電極の長さの２／７以上とすることによっ
て、上記と同様の寸法変化に対して、ゲート電極と走査
電極との接続を確保することができる。さらに、ｐ−Ｓ
ｉ層と表示電極とを接続しうる非絶縁部分の大きさを行
列方向ともに一画素の一辺を形成する走査電極の長さの
２／７以上とすることによって、上記と同様の寸法変化
に対して、ｐ−Ｓｉ層と表示電極との接続を確保するこ
とができる。
は、ｐ−Ｓｉ層の形状が上記走査電極と平行な帯状で、
その走査電極方向の長さが一画素の一辺を形成する走査
電極の長さの５／７より大きいものである。したがっ
て、液晶表示装置の製造工程における、基板の変形によ
るパターンずれや、基板上のパターンとマスク上のパタ
ーンとの重ね合せの際に起こるずれであって、行列方向
ともに一画素の一辺を形成する走査電極の長さの１／７
より小さいずれによる寸法変化に対して、ＴＦＴの形
状、あるいはＴＦＴと走査電極、信号電極、表示電極と
のそれぞれの接続を確保することができる。このことに
より接続不良による画素欠陥を防止することができる。
そして、ｐ−Ｓｉ層とゲート電極との交差部分よりも外
方の該ゲート電極の長さを、一画素の一辺を形成する走
査電極の長さの１／７以上とすることによって、上記と
同様の寸法変化に対して、ＴＦＴのｐ−Ｓｉ層とゲート
電極との交差を確保することができる。また、ｐ−Ｓｉ
層と信号電極とを接続しうる非絶縁部分の大きさを行列
方向ともに一画素の一辺を形成する走査電極の長さの２
／７以上とすることによって、上記と同様の寸法変化に
対して、ｐ−Ｓｉ層と信号電極との接続を確保すること
ができる。また、ゲート電極と走査電極とを接続しうる
非絶縁部分の大きさを行列方向ともに一画素の一辺を形
成する走査電極の長さの２／７以上とすることによっ
て、上記と同様の寸法変化に対して、ゲート電極と走査
電極との接続を確保することができる。さらに、ｐ−Ｓ
ｉ層と表示電極とを接続しうる非絶縁部分の大きさを行
列方向ともに一画素の一辺を形成する走査電極の長さの
２／７以上とすることによって、上記と同様の寸法変化
に対して、ｐ−Ｓｉ層と表示電極との接続を確保するこ
とができる。
【０００９】
【実施例】以下、図面を参照して本発明のアクティブマ
トリックス液晶表示装置を詳しく説明する。図１は本発
明の液晶表示装置の実施例の第１の基板を示したもの
で、一画素に相当する部分を示した平面模式図である。
図中符号１は透明絶縁基板、２はｐ−Ｓｉ層、３はゲー
ト電極、５は走査電極、６は信号電極、７は表示電極で
ある。この例の第１の基板は、透明絶縁基板１上に複数
の走査電極５と、複数の信号電極６が行列方向（本実施
例においてはｘｙ方向と表す）に配され、これら走査電
極５と信号電極６とによって区切られた各画素に、スイ
ッチ素子としてｐ−Ｓｉ層２、ゲート電極３からなるＴ
ＦＴ、および表示電極７が設けられたものである。この
画素において走査電極５方向をｘ方向、信号電極６方向
をｙ方向とし、一画素の一辺を形成する走査電極５の長
さをＰｘと表す。
トリックス液晶表示装置を詳しく説明する。図１は本発
明の液晶表示装置の実施例の第１の基板を示したもの
で、一画素に相当する部分を示した平面模式図である。
図中符号１は透明絶縁基板、２はｐ−Ｓｉ層、３はゲー
ト電極、５は走査電極、６は信号電極、７は表示電極で
ある。この例の第１の基板は、透明絶縁基板１上に複数
の走査電極５と、複数の信号電極６が行列方向（本実施
例においてはｘｙ方向と表す）に配され、これら走査電
極５と信号電極６とによって区切られた各画素に、スイ
ッチ素子としてｐ−Ｓｉ層２、ゲート電極３からなるＴ
ＦＴ、および表示電極７が設けられたものである。この
画素において走査電極５方向をｘ方向、信号電極６方向
をｙ方向とし、一画素の一辺を形成する走査電極５の長
さをＰｘと表す。
【００１０】ｐ−Ｓｉ層２は、絶縁基板１上にｐ−Ｓｉ
層をｘ方向に平行な帯状に形成してなるものである。そ
して、そのｘ方向の長さ（図中Ｌで示す）はＰｘの５／
７より大きく形成されている。Ｙ方向の幅は任意に設定
することができる。また、ｐ−Ｓｉ層２は、一端部が信
号電極６の中心線よりも外方に位置し、その外方部分２
ａのｘ方向の長さがほぼＰｘの１／７となるように形成
されている。そして、ｐ−Ｓｉ層２の中央部上には、ゲ
ート絶縁膜３ａおよびゲートＳｉ層３ｂからなるゲート
電極３が、このｐ−Ｓｉ層２と直交するように形成され
ている。このゲート電極３は、そのＹ方向の長さがＰｘ
の４／７より大きく形成されるとともに、一端部がＳｉ
層２との交差部分３ｃよりも外方に位置し、その外方の
ゲート電極の長さ３ｄがＰｘの１／７以上となるように
形成されている。また、ゲート電極３の他端部が走査電
極５の中心線よりも外方に位置し、その外方部分３ｅの
長さがＰｘの１／７以上となるように形成されている。
また、ゲート電極３を挟むｐ−Ｓｉ層２の両側部分に
は、燐イオンなどの不純物がドープされ、ドレインおよ
びソースとなる不純物ドープ層１１ａ、１２ａがそれぞ
れ形成されており、ＴＦＴが構成されている。
層をｘ方向に平行な帯状に形成してなるものである。そ
して、そのｘ方向の長さ（図中Ｌで示す）はＰｘの５／
７より大きく形成されている。Ｙ方向の幅は任意に設定
することができる。また、ｐ−Ｓｉ層２は、一端部が信
号電極６の中心線よりも外方に位置し、その外方部分２
ａのｘ方向の長さがほぼＰｘの１／７となるように形成
されている。そして、ｐ−Ｓｉ層２の中央部上には、ゲ
ート絶縁膜３ａおよびゲートＳｉ層３ｂからなるゲート
電極３が、このｐ−Ｓｉ層２と直交するように形成され
ている。このゲート電極３は、そのＹ方向の長さがＰｘ
の４／７より大きく形成されるとともに、一端部がＳｉ
層２との交差部分３ｃよりも外方に位置し、その外方の
ゲート電極の長さ３ｄがＰｘの１／７以上となるように
形成されている。また、ゲート電極３の他端部が走査電
極５の中心線よりも外方に位置し、その外方部分３ｅの
長さがＰｘの１／７以上となるように形成されている。
また、ゲート電極３を挟むｐ−Ｓｉ層２の両側部分に
は、燐イオンなどの不純物がドープされ、ドレインおよ
びソースとなる不純物ドープ層１１ａ、１２ａがそれぞ
れ形成されており、ＴＦＴが構成されている。
【００１１】このような透明絶縁基板１上に形成された
ＴＦＴ上には第１の層間絶縁膜４が形成されており、こ
の第１の層間絶縁膜４のゲート電極３上、ドレインとな
る不純物ドープ層１１ａ上、およびソースとなる不純物
ドープ層１２ａ上に、それぞれゲート電極接続開口部１
０、ドレイン電極接続開口部１１、およびソース電極接
続開口部１２が開口されている。すなわち、これらの開
口部は、開口部内に形成された電極と電極とを接続しう
る非絶縁部分となっている。そして、これらゲート電極
接続開口部１０、ドレイン電極接続開口部１１、および
ソース電極接続開口部１２はいずれも、ｘ方向およびｙ
方向の幅がそれぞれＰｘの２／７以上の大きさに形成さ
れている。また、これらの開口部は好ましくは四角形に
形成される。そして、ゲート電極接続開口部１０は、そ
のほぼ中央部でゲート電極３と走査電極５とが接続され
るように配され、また、ドレイン電極接続開口部１１
は、そのほぼ中央部でｐ−Ｓｉ層２と信号電極６とが接
続されるように配されている。さらに、ソース電極接続
開口部１２は、ｐ−Ｓｉ層２の他端部から少なくともＰ
ｘの１／７の長さの内方部分２ｂが、この開口部内に位
置するように配されている。また、この開口部１２の、
少なくともゲート電極側の端部に、表示電極７形成さ
れ、ここでｐ−Ｓｉ層２と表示電極７とが接続されてい
る。また、走査電極５と信号電極６の交差部分では、こ
れらの電極間に第２の層間絶縁膜１３が形成され、これ
によって両電極は絶縁されている。
ＴＦＴ上には第１の層間絶縁膜４が形成されており、こ
の第１の層間絶縁膜４のゲート電極３上、ドレインとな
る不純物ドープ層１１ａ上、およびソースとなる不純物
ドープ層１２ａ上に、それぞれゲート電極接続開口部１
０、ドレイン電極接続開口部１１、およびソース電極接
続開口部１２が開口されている。すなわち、これらの開
口部は、開口部内に形成された電極と電極とを接続しう
る非絶縁部分となっている。そして、これらゲート電極
接続開口部１０、ドレイン電極接続開口部１１、および
ソース電極接続開口部１２はいずれも、ｘ方向およびｙ
方向の幅がそれぞれＰｘの２／７以上の大きさに形成さ
れている。また、これらの開口部は好ましくは四角形に
形成される。そして、ゲート電極接続開口部１０は、そ
のほぼ中央部でゲート電極３と走査電極５とが接続され
るように配され、また、ドレイン電極接続開口部１１
は、そのほぼ中央部でｐ−Ｓｉ層２と信号電極６とが接
続されるように配されている。さらに、ソース電極接続
開口部１２は、ｐ−Ｓｉ層２の他端部から少なくともＰ
ｘの１／７の長さの内方部分２ｂが、この開口部内に位
置するように配されている。また、この開口部１２の、
少なくともゲート電極側の端部に、表示電極７形成さ
れ、ここでｐ−Ｓｉ層２と表示電極７とが接続されてい
る。また、走査電極５と信号電極６の交差部分では、こ
れらの電極間に第２の層間絶縁膜１３が形成され、これ
によって両電極は絶縁されている。
【００１２】このような第１の基板は例えば以下のよう
にして製造することができる。図２および図３はこの基
板の製造プロセスを工程順に示したもので、図２（ａ）
〜（ｆ）は平面模式図で、図３（ａ）〜（ｆ）は図２中
のＡ−Ａ線に沿う断面図である。
にして製造することができる。図２および図３はこの基
板の製造プロセスを工程順に示したもので、図２（ａ）
〜（ｆ）は平面模式図で、図３（ａ）〜（ｆ）は図２中
のＡ−Ａ線に沿う断面図である。
【００１３】まず、ガラス基板等の透明絶縁基板１上
に、減圧ＣＶＤ法により基板温度５５０℃で非結晶Ｓｉ
膜を形成し、続いて６００℃で５時間以上焼成してこれ
を結晶化させる。得られたｐ−Ｓｉ層２上に、レジスト
を塗布した後、マスクを用いて露光、レジスト現像を行
ってレジストパターンを形成し、ドライエッチングによ
り帯状のｐ−Ｓｉ層２を形成する。〔図２（ａ）および
図３（ａ）〕 次に、ゲート絶縁膜３ａとしてＳｉＯ2膜を常圧ＣＶＤ
法により形成し、さらにその上に減圧ＣＶＤ法によりゲ
ートＳｉ層３ｂを形成する。続いて、ゲート絶縁膜３ａ
およびゲートＳｉ層３ｂを、フォト、エッチ工程により
パターニングしてゲート電極３を形成する。〔図２
（ｂ）および図３（ｂ）〕 次いで、イオン打ち込み法により、燐イオン（Ｐ）を打
ち込み、さらに熱処理を施して、ドレインおよびソース
の燐ドープ層１１ａ，１２ａを形成するとともに、ゲー
ト電極３を低抵抗化させる。〔図３（ｃ）〕
に、減圧ＣＶＤ法により基板温度５５０℃で非結晶Ｓｉ
膜を形成し、続いて６００℃で５時間以上焼成してこれ
を結晶化させる。得られたｐ−Ｓｉ層２上に、レジスト
を塗布した後、マスクを用いて露光、レジスト現像を行
ってレジストパターンを形成し、ドライエッチングによ
り帯状のｐ−Ｓｉ層２を形成する。〔図２（ａ）および
図３（ａ）〕 次に、ゲート絶縁膜３ａとしてＳｉＯ2膜を常圧ＣＶＤ
法により形成し、さらにその上に減圧ＣＶＤ法によりゲ
ートＳｉ層３ｂを形成する。続いて、ゲート絶縁膜３ａ
およびゲートＳｉ層３ｂを、フォト、エッチ工程により
パターニングしてゲート電極３を形成する。〔図２
（ｂ）および図３（ｂ）〕 次いで、イオン打ち込み法により、燐イオン（Ｐ）を打
ち込み、さらに熱処理を施して、ドレインおよびソース
の燐ドープ層１１ａ，１２ａを形成するとともに、ゲー
ト電極３を低抵抗化させる。〔図３（ｃ）〕
【００１４】この後、第１の層間絶縁膜４として燐化ガ
ラス膜を形成し、フォト、エッチ工程にてパターニング
することにより、ゲート電極接続開口部１０、ドレイン
電極接続開口部１１、ソース電極接続開口部１２を形成
する。〔図２（ｃ）および図３（ｄ）〕 次にＡｌ、Ｔａ、あるいはＩＴＯ等の導電性材料薄膜を
スパッタ法や、電子線蒸着法を用いて形成した後、パタ
ーニングを行って走査電極５を形成する。〔図２
（ｄ）〕 続いて、走査電極５上であって、この後に形成される信
号電極６との交差部に第２の層間絶縁膜１３として、Ｓ
ｉＯ2や、隣化ガラスなどを、スパッタ法やＣＶＤ法、
あるいはＳＯＧ（スピンオングラス）法により塗布し、
これを焼成する。このとき、ＳＯＧ法を用いると、塗布
する際に印刷法を用いて予め必要な部分にのみ薄膜を形
成することができるので、エッチングによるパターニン
グが不要となり、工程を簡略化することができる。
ラス膜を形成し、フォト、エッチ工程にてパターニング
することにより、ゲート電極接続開口部１０、ドレイン
電極接続開口部１１、ソース電極接続開口部１２を形成
する。〔図２（ｃ）および図３（ｄ）〕 次にＡｌ、Ｔａ、あるいはＩＴＯ等の導電性材料薄膜を
スパッタ法や、電子線蒸着法を用いて形成した後、パタ
ーニングを行って走査電極５を形成する。〔図２
（ｄ）〕 続いて、走査電極５上であって、この後に形成される信
号電極６との交差部に第２の層間絶縁膜１３として、Ｓ
ｉＯ2や、隣化ガラスなどを、スパッタ法やＣＶＤ法、
あるいはＳＯＧ（スピンオングラス）法により塗布し、
これを焼成する。このとき、ＳＯＧ法を用いると、塗布
する際に印刷法を用いて予め必要な部分にのみ薄膜を形
成することができるので、エッチングによるパターニン
グが不要となり、工程を簡略化することができる。
【００１５】次に、Ａｌ、Ｔａ、あるいはＩＴＯ等の導
電性材料薄膜をスパッタ法や、電子線蒸着法を用いて形
成した後、パターニングを行って信号電極６を形成す
る。〔図２（ｅ）および図３（ｅ）〕 この後、ＩＴＯ等の透明導電性薄膜を形成し、パターニ
ングを行って表示電極７を形成する。〔図２（ｆ）およ
び図３（ｆ）〕 このようにして第１の基板が得られる。そして、この第
１の基板と、他の絶縁基板上に対向電極を設けた第２の
基板とを対向配置させ、これらの基板間に液晶を挾持せ
しめてアクティブマトリックス液晶表示装置を構成する
ことができる。尚、上記の工程において、パターニング
におけるレジストパターン形成の際には、フォトマスク
とフォトレジストの組み合わせて形成する方法の他に、
印刷法により直接基板上にレジストパターンを形成する
こともでき、印刷法によればパターニング工程の生産性
の点で有利である。
電性材料薄膜をスパッタ法や、電子線蒸着法を用いて形
成した後、パターニングを行って信号電極６を形成す
る。〔図２（ｅ）および図３（ｅ）〕 この後、ＩＴＯ等の透明導電性薄膜を形成し、パターニ
ングを行って表示電極７を形成する。〔図２（ｆ）およ
び図３（ｆ）〕 このようにして第１の基板が得られる。そして、この第
１の基板と、他の絶縁基板上に対向電極を設けた第２の
基板とを対向配置させ、これらの基板間に液晶を挾持せ
しめてアクティブマトリックス液晶表示装置を構成する
ことができる。尚、上記の工程において、パターニング
におけるレジストパターン形成の際には、フォトマスク
とフォトレジストの組み合わせて形成する方法の他に、
印刷法により直接基板上にレジストパターンを形成する
こともでき、印刷法によればパターニング工程の生産性
の点で有利である。
【００１６】このような本実施例における第１の基板
は、その製造工程中、基板の変形が起こったり、パター
ニングの際に基板上のパターンとマスク上のパターンと
の重ね合せがずれても、ＴＦＴの形状、あるいはＴＦＴ
と走査電極５、信号電極６、表示電極７とのそれぞれの
接続を確保することができる。すなわち、ＴＦＴを構成
するｐ−Ｓｉ層２とゲート電極３との交差は、ｘ、ｙ両
方向とも図１中Ｍｇｄで示す範囲内のずれに対して確保
される。また、ｐ−Ｓｉ層２と信号電極６との接続は、
ドレイン電極接続開口部１１内のずれに対して確保され
る。すなわちｘ方向、ｙ方向において、それぞれ図１中
ＷＳＩＯx、ＷＳＩＯYで示す範囲内のずれに対して確保
される。同様に、ゲート電極３と走査電極５との接続
は、ゲート電極接続開口部１０内のずれに対して確保さ
れ、ｐ−Ｓｉ層２と表示電極７との接続は、ソース電極
接続開口部１２内のずれに対して確保される。さらにｐ
−Ｓｉ層２は、隣接する画素に設けられた他のｐ−Ｓｉ
層２との離間を確保する必要があるが、これらの離間が
確保されるｐ−Ｓｉ層２のずれの範囲は、各ｐ−Ｓｉ層
について図１中Ｍｓで示す範囲内である。したがって、
ｐ−Ｓｉ層２のｘ方向の長さＬをＰｘの５／７とすると
き、Ｍｓ＝１／２ＷＳＩＯxとなるので、ＬをＰｘの５
／７より大きくした時に、上記の各ずれの許容範囲を最
大とすることができ、各接続部あるいは交差部において
Ｐｘの１／７より小さいずれに対して接続不良を防止す
ることができる。尚、各画素のｐ−Ｓｉ層２は、同一の
パターニング工程により同時に形成されるものであるの
で、隣接する画素のｐ−Ｓｉ層２が接近する程度は、他
のパターニング工程によって生じるずれよりも小さいも
のである。したがって、Ｍｓ＜１／２ＷＳＩＯxとする
ことができる。この場合、Ｌは５／７よりも大きく、か
つＰｘよりも小さくすればよい。
は、その製造工程中、基板の変形が起こったり、パター
ニングの際に基板上のパターンとマスク上のパターンと
の重ね合せがずれても、ＴＦＴの形状、あるいはＴＦＴ
と走査電極５、信号電極６、表示電極７とのそれぞれの
接続を確保することができる。すなわち、ＴＦＴを構成
するｐ−Ｓｉ層２とゲート電極３との交差は、ｘ、ｙ両
方向とも図１中Ｍｇｄで示す範囲内のずれに対して確保
される。また、ｐ−Ｓｉ層２と信号電極６との接続は、
ドレイン電極接続開口部１１内のずれに対して確保され
る。すなわちｘ方向、ｙ方向において、それぞれ図１中
ＷＳＩＯx、ＷＳＩＯYで示す範囲内のずれに対して確保
される。同様に、ゲート電極３と走査電極５との接続
は、ゲート電極接続開口部１０内のずれに対して確保さ
れ、ｐ−Ｓｉ層２と表示電極７との接続は、ソース電極
接続開口部１２内のずれに対して確保される。さらにｐ
−Ｓｉ層２は、隣接する画素に設けられた他のｐ−Ｓｉ
層２との離間を確保する必要があるが、これらの離間が
確保されるｐ−Ｓｉ層２のずれの範囲は、各ｐ−Ｓｉ層
について図１中Ｍｓで示す範囲内である。したがって、
ｐ−Ｓｉ層２のｘ方向の長さＬをＰｘの５／７とすると
き、Ｍｓ＝１／２ＷＳＩＯxとなるので、ＬをＰｘの５
／７より大きくした時に、上記の各ずれの許容範囲を最
大とすることができ、各接続部あるいは交差部において
Ｐｘの１／７より小さいずれに対して接続不良を防止す
ることができる。尚、各画素のｐ−Ｓｉ層２は、同一の
パターニング工程により同時に形成されるものであるの
で、隣接する画素のｐ−Ｓｉ層２が接近する程度は、他
のパターニング工程によって生じるずれよりも小さいも
のである。したがって、Ｍｓ＜１／２ＷＳＩＯxとする
ことができる。この場合、Ｌは５／７よりも大きく、か
つＰｘよりも小さくすればよい。
【００１７】
【発明の効果】以上説明したように本発明のアクティブ
マトリックス液晶表示装置は、透明絶縁基板上に、複数
の走査電極と複数の信号電極が行列方向に配され、これ
ら走査電極と信号電極によって区切られた各画素に、ｐ
−Ｓｉ層およびこれに直交するゲート電極からなるＴＦ
Ｔと、表示電極が設けられ、ゲート電極を挟んで一端側
のｐ−Ｓｉ層と信号電極とが接続され、他端側のｐ−Ｓ
ｉ層と表示電極とが接続され、かつゲート電極と走査電
極とが接続された第１の基板に対して、絶縁基板上に対
向電極が設けられた第２の基板が対向配置され、これら
基板間に液晶材料が挾持されたアクティブマトリックス
液晶表示装置であって、上記ｐ−Ｓｉ層の形状が、上記
走査電極と平行な帯状で、その走査電極方向の長さが一
画素の一辺を形成する走査電極の長さの５／７より大き
く、かつ上記ｐ−Ｓｉ層と上記信号電極とを接続しうる
非絶縁部分の大きさが行列方向ともに一画素の一辺を形
成する走査電極の長さの２／７以上となるようにしたも
のである。
マトリックス液晶表示装置は、透明絶縁基板上に、複数
の走査電極と複数の信号電極が行列方向に配され、これ
ら走査電極と信号電極によって区切られた各画素に、ｐ
−Ｓｉ層およびこれに直交するゲート電極からなるＴＦ
Ｔと、表示電極が設けられ、ゲート電極を挟んで一端側
のｐ−Ｓｉ層と信号電極とが接続され、他端側のｐ−Ｓ
ｉ層と表示電極とが接続され、かつゲート電極と走査電
極とが接続された第１の基板に対して、絶縁基板上に対
向電極が設けられた第２の基板が対向配置され、これら
基板間に液晶材料が挾持されたアクティブマトリックス
液晶表示装置であって、上記ｐ−Ｓｉ層の形状が、上記
走査電極と平行な帯状で、その走査電極方向の長さが一
画素の一辺を形成する走査電極の長さの５／７より大き
く、かつ上記ｐ−Ｓｉ層と上記信号電極とを接続しうる
非絶縁部分の大きさが行列方向ともに一画素の一辺を形
成する走査電極の長さの２／７以上となるようにしたも
のである。
【００１８】したがって、液晶表示装置の製造工程にお
ける、基板の変形によるパターンずれや、基板上のパタ
ーンとマスク上のパターンとの重ね合せの際に起こるず
れであって、行列方向ともに一画素の一辺を形成する走
査電極の長さの１／７より小さいずれによる寸法変化に
対して、ＴＦＴの形状、あるいはＴＦＴと走査電極、信
号電極、表示電極とのそれぞれの接続、およびｐ−Ｓｉ
層と信号電極との接続を確保することができる。よって
アクティブマトリックス液晶表示装置の画素部におい
て、信頼性の高い表示電極への配線と、高コントラスト
比など良好な表示特性を同時に実現することができる。
ける、基板の変形によるパターンずれや、基板上のパタ
ーンとマスク上のパターンとの重ね合せの際に起こるず
れであって、行列方向ともに一画素の一辺を形成する走
査電極の長さの１／７より小さいずれによる寸法変化に
対して、ＴＦＴの形状、あるいはＴＦＴと走査電極、信
号電極、表示電極とのそれぞれの接続、およびｐ−Ｓｉ
層と信号電極との接続を確保することができる。よって
アクティブマトリックス液晶表示装置の画素部におい
て、信頼性の高い表示電極への配線と、高コントラスト
比など良好な表示特性を同時に実現することができる。
【００１９】また本発明のアクティブマトリックス液晶
表示装置によれば、ゲート電極と走査電極とを接続しう
る非絶縁部分の大きさを行列方向ともに一画素の一辺を
形成する走査電極の長さの２／７以上とすることによっ
て、上記と同様の寸法変化に対して、ゲート電極と走査
電極との接続を確保することができる。また、ｐ−Ｓｉ
層とゲート電極との交差部分よりも外方の該ゲート電極
の長さを、一画素の一辺を形成する走査電極の長さの１
／７以上とすることによって、上記と同様の寸法変化に
対して、ＴＦＴのｐ−Ｓｉ層とゲート電極との交差を確
保することができ、ｐ−Ｓｉ層と表示電極とを接続しう
る非絶縁部分の大きさを行列方向ともに一画素の一辺を
形成する走査電極の長さの２／７以上とすることによっ
て、上記と同様の寸法変化に対して、ｐ−Ｓｉ層と表示
電極との接続を確保することができる。
表示装置によれば、ゲート電極と走査電極とを接続しう
る非絶縁部分の大きさを行列方向ともに一画素の一辺を
形成する走査電極の長さの２／７以上とすることによっ
て、上記と同様の寸法変化に対して、ゲート電極と走査
電極との接続を確保することができる。また、ｐ−Ｓｉ
層とゲート電極との交差部分よりも外方の該ゲート電極
の長さを、一画素の一辺を形成する走査電極の長さの１
／７以上とすることによって、上記と同様の寸法変化に
対して、ＴＦＴのｐ−Ｓｉ層とゲート電極との交差を確
保することができ、ｐ−Ｓｉ層と表示電極とを接続しう
る非絶縁部分の大きさを行列方向ともに一画素の一辺を
形成する走査電極の長さの２／７以上とすることによっ
て、上記と同様の寸法変化に対して、ｐ−Ｓｉ層と表示
電極との接続を確保することができる。
【図１】 本発明の液晶表示装置の実施例の第１の基板
を示す平面模式図である。
を示す平面模式図である。
【図２】 図１の第１の基板の製造工程を工程順に示す
平面模式図である。
平面模式図である。
【図３】 図１の第１の基板の製造工程を工程順に示す
断面模式図である。
断面模式図である。
１ 透明絶縁基板 ２ 多結晶シリコン層 ３ ゲート電極 ５ 走査電極 ６ 信号電極 ７ 表示電極 １０ ゲート電極接続開口部（非絶縁部分） １１ ドレイン電極接続開口部（非絶縁部分） １２ ソース電極接続開口部（非絶縁部分）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−162771（ＪＰ，Ａ) 特開 平２−247619（ＪＰ，Ａ) 特開 平２−242229（ＪＰ，Ａ) 特開 平２−245739（ＪＰ，Ａ) 特開 平１−243033（ＪＰ，Ａ) 特開 昭64−68969（ＪＰ，Ａ) 特開 昭64−51663（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 透明絶縁基板上に、複数の走査電極と複
数の信号電極が行列方向に配され、これら走査電極と信
号電極によって区切られた各画素に、少なくとも多結晶
シリコン層およびこれに直交するゲート電極からなる薄
膜トランジスタ素子と、表示電極が設けられ、ゲート電
極を挟んで一端側の多結晶シリコン層と信号電極とが接
続され、他端側の多結晶シリコン層と表示電極とが接続
され、かつゲート電極と走査電極とが接続された第１の
基板に対して、絶縁基板上に対向電極が設けられた第２
の基板が対向配置され、これら基板間に液晶材料が挾持
されたアクティブマトリックス液晶表示装置であって、 上記多結晶シリコン層の形状が、上記走査電極と平行な
帯状で、その走査電極方向の長さが一画素の一辺を形成
する走査電極の長さの５／７より大きく、かつ上記多結
晶シリコン層と上記信号電極とを接続しうる非絶縁部分
の大きさが行列方向ともに一画素の一辺を形成する走査
電極の長さの２／７以上であることを特徴とするアクテ
ィブマトリックス液晶表示装置。 - 【請求項２】 透明絶縁基板上に、複数の走査電極と複
数の信号電極が行列方向に配され、これら走査電極と信
号電極によって区切られた各画素に、少なくとも多結晶
シリコン層およびこれに直交するゲート電極からなる薄
膜トランジスタ素子と、表示電極が設けられ、ゲート電
極を挟んで一端側の多結晶シリコン層と信号電極とが接
続され、他端側の多結晶シリコン層と表示電極とが接続
され、かつゲート電極と走査電極とが接続された第１の
基板に対して、絶縁基板上に対向電極が設けられた第２
の基板が対向配置され、これら基板間に液晶材料が挾持
されたアクティブマトリックス液晶表示装置であって、 上記多結晶シリコン層の形状が、上記走査電極と平行な
帯状で、その走査電極方向の長さが一画素の一辺を形成
する走査電極の長さの５／７より大きく、かつ上記ゲー
ト電極と上記走査電極とを接続しうる非絶縁部分の大き
さが行列方向ともに一画素の一辺を形成する走査電極の
長さの２／７以上であることを特徴とするアクティブマ
トリックス液晶表示装置。 - 【請求項３】 上記多結晶シリコン層と上記信号電極と
を接続しうる非絶縁部分の大きさが行列方向ともに一画
素の一辺を形成する走査電極の長さの２／７以上である
ことを特徴とする請求項２記載のアクティブマトリック
ス液晶表示装置。 - 【請求項４】 上記多結晶シリコン層と上記ゲート電極
との交差部分よりも外方の該ゲート電極の長さが、一画
素の一辺を形成する走査電極の長さの１／７以上である
ことを特徴とする請求項１〜３のいずれかに記載の アク
ティブマトリックス液晶表示装置。 - 【請求項５】 上記多結晶シリコン層と上記表示電極と
を接続しうる非絶縁部分の大きさが行列方向ともに一画
素の一辺を形成する走査電極の長さの２／７以上である
ことを特徴とする請求項１〜４のいずれかに記載のアク
ティブマトリックス液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175792A JP2588664B2 (ja) | 1992-02-27 | 1992-02-27 | アクティブマトリックス液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175792A JP2588664B2 (ja) | 1992-02-27 | 1992-02-27 | アクティブマトリックス液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05241194A JPH05241194A (ja) | 1993-09-21 |
| JP2588664B2 true JP2588664B2 (ja) | 1997-03-05 |
Family
ID=12617289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175792A Expired - Lifetime JP2588664B2 (ja) | 1992-02-27 | 1992-02-27 | アクティブマトリックス液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2588664B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2525615B2 (ja) * | 1987-08-24 | 1996-08-21 | セイコーエプソン株式会社 | トランジスタ |
| JPH088361B2 (ja) * | 1987-09-09 | 1996-01-29 | セイコーエプソン株式会社 | 薄膜トランジスタ |
| JPH01243033A (ja) * | 1988-03-24 | 1989-09-27 | Seiko Epson Corp | 薄膜トランジスタ |
| JPH02162771A (ja) * | 1988-12-16 | 1990-06-22 | Hitachi Ltd | アクテイブマトリクス基板及び製造方法 |
| JPH02242229A (ja) * | 1989-03-16 | 1990-09-26 | Matsushita Electron Corp | 液晶表示装置の製造方法 |
| JPH02247619A (ja) * | 1989-03-20 | 1990-10-03 | Matsushita Electron Corp | 画像表示装置 |
| JPH07122718B2 (ja) * | 1989-03-20 | 1995-12-25 | 株式会社日立製作所 | 液晶表示装置 |
-
1992
- 1992-02-27 JP JP4175792A patent/JP2588664B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05241194A (ja) | 1993-09-21 |
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