JPH0548087A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0548087A JPH0548087A JP3206661A JP20666191A JPH0548087A JP H0548087 A JPH0548087 A JP H0548087A JP 3206661 A JP3206661 A JP 3206661A JP 20666191 A JP20666191 A JP 20666191A JP H0548087 A JPH0548087 A JP H0548087A
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- gate
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- forming
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Abstract
(57)【要約】
【目的】 ＳＯＩ構造ダブルゲートＭＯＳＦＥＴの製造
方法に関し、第１及び第２のゲート電極をコンタクトホ
ールを介することなく直接接続させる製造方法の提供を
目的とする。 【構成】 基本としては、シリコンの素子領域７の下に
第１のゲート絶縁膜３を介して射影が素子領域７と交差
する第１のゲート電極５を有し、素子領域７の上に第２
のゲート絶縁膜４を介して素子領域７を跨ぎ第１のゲー
ト電極５に接続する第２のゲート電極６を有する構造を
形成するに際して、素子領域７の周囲に第１のゲート電
極５と接する酸化防止膜12を設けて熱酸化により第２の
ゲート絶縁膜４を形成し、その後に、該酸化防止膜12を
除去し第２のゲート電極６を形成して、第１及び第２ゲ
ート電極５，６を直接接続させるように構成する。製造
方法としては、素子領域７のパターニングを第１のゲー
ト電極５の形成前に行う方法と同形成後に行う方法があ
る。
方法に関し、第１及び第２のゲート電極をコンタクトホ
ールを介することなく直接接続させる製造方法の提供を
目的とする。 【構成】 基本としては、シリコンの素子領域７の下に
第１のゲート絶縁膜３を介して射影が素子領域７と交差
する第１のゲート電極５を有し、素子領域７の上に第２
のゲート絶縁膜４を介して素子領域７を跨ぎ第１のゲー
ト電極５に接続する第２のゲート電極６を有する構造を
形成するに際して、素子領域７の周囲に第１のゲート電
極５と接する酸化防止膜12を設けて熱酸化により第２の
ゲート絶縁膜４を形成し、その後に、該酸化防止膜12を
除去し第２のゲート電極６を形成して、第１及び第２ゲ
ート電極５，６を直接接続させるように構成する。製造
方法としては、素子領域７のパターニングを第１のゲー
ト電極５の形成前に行う方法と同形成後に行う方法があ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に、ＳＯＩ(Silicon On Insulator)構造ダブル
ゲートＭＯＳＦＥＴの製造方法に関する。
係り、特に、ＳＯＩ(Silicon On Insulator)構造ダブル
ゲートＭＯＳＦＥＴの製造方法に関する。
【０００２】上記ＦＥＴは、ソース，ドレイン，チャネ
ル領域を構成する素子領域の上下にゲート電極を有し
て、高電流駆動力、良好なスイッチング特性、短チャネ
ル効果抑制効果、などの優れた特長を有する。
ル領域を構成する素子領域の上下にゲート電極を有し
て、高電流駆動力、良好なスイッチング特性、短チャネ
ル効果抑制効果、などの優れた特長を有する。
【０００３】本発明は、上下のゲート電極間の接続を改
良しようとするものである。
良しようとするものである。
【０００４】
【従来の技術】図６は上記ＦＥＴの製造方法の従来例を
説明するための平面図と断面図であり、(a) はＦＥＴの
平面図、(b) は(a) のＸ−Ｙ断面図、(c1)〜(c5)は(a)
のＡ−Ｂ断面で見た工程順断面図、である。
説明するための平面図と断面図であり、(a) はＦＥＴの
平面図、(b) は(a) のＸ−Ｙ断面図、(c1)〜(c5)は(a)
のＡ−Ｂ断面で見た工程順断面図、である。
【０００５】図６(a),(b) において、２はＳＯＩ構造の
支持基板となる第２のSi基板、８はＳＯＩ構造のSiO2絶
縁層、５はポリSiからなる第１のゲート電極、３はSiO2
からなる第１のゲート絶縁膜、７はＳＯＩ膜からなる素
子領域、４はSiO2からなる第２のゲート絶縁膜、６はポ
リSiからなる第２のゲート電極、９はソース／ドレイン
領域、10はゲート電極５と６を接続するためのコンタク
トホール、である。
支持基板となる第２のSi基板、８はＳＯＩ構造のSiO2絶
縁層、５はポリSiからなる第１のゲート電極、３はSiO2
からなる第１のゲート絶縁膜、７はＳＯＩ膜からなる素
子領域、４はSiO2からなる第２のゲート絶縁膜、６はポ
リSiからなる第２のゲート電極、９はソース／ドレイン
領域、10はゲート電極５と６を接続するためのコンタク
トホール、である。
【０００６】そしてこのＦＥＴの製造方法は、図６(c1)
〜(c5)に示される。即ち、先ず図６(c1)を参照して、第
１のSi基板１の主面に第１のゲート絶縁膜３を熱酸化に
より形成し、その上に第１のゲート電極５を形成する。
〜(c5)に示される。即ち、先ず図６(c1)を参照して、第
１のSi基板１の主面に第１のゲート絶縁膜３を熱酸化に
より形成し、その上に第１のゲート電極５を形成する。
【０００７】次いで図６(c2)を参照して、表面を平坦化
した絶縁層８を形成する。次いで図６(c3)を参照して、
第１のSi基板１の主面（絶縁層８の表面）と第２のSi基
板２の主面とを貼り合わせ、第１のSi基板１を裏面より
薄膜化してＳＯＩ膜となる薄膜Si層11を形成する。
した絶縁層８を形成する。次いで図６(c3)を参照して、
第１のSi基板１の主面（絶縁層８の表面）と第２のSi基
板２の主面とを貼り合わせ、第１のSi基板１を裏面より
薄膜化してＳＯＩ膜となる薄膜Si層11を形成する。
【０００８】次いで図６(c4)を参照して、薄膜Si層11を
パターニングして素子領域７を形成し、熱酸化により第
２のゲート絶縁膜４を形成する。次いで図６(c5)を参照
して、ゲート絶縁膜３，４にコンタクトホール10を明
け、第２のゲート電極６を形成する。
パターニングして素子領域７を形成し、熱酸化により第
２のゲート絶縁膜４を形成する。次いで図６(c5)を参照
して、ゲート絶縁膜３，４にコンタクトホール10を明
け、第２のゲート電極６を形成する。
【０００９】その後、セルフアライン・プロセスによる
ソース／ドレイン領域９の形成などを行って完成する。
第１のゲート電極５と第２のゲート電極６はコンタクト
ホール10を介して接続されるが、第１のゲート電極５、
コンタクトホール10及び第２のゲート電極６の形成で
は、それぞれでマスク層を用いたエッチングを行ってい
る。
ソース／ドレイン領域９の形成などを行って完成する。
第１のゲート電極５と第２のゲート電極６はコンタクト
ホール10を介して接続されるが、第１のゲート電極５、
コンタクトホール10及び第２のゲート電極６の形成で
は、それぞれでマスク層を用いたエッチングを行ってい
る。
【００１０】
【発明が解決しようとする課題】従って、第１及び第２
のゲート電極５及び６のコンタクトホール10部分のパタ
ーンは、第１のゲート電極５用のマスク層とコンタクト
ホール10用のマスク層との間、及びコンタクトホール10
用のマスク層と第２のゲート電極６用のマスク層との間
の位置合わせずれを考慮して、大きさに余裕を持たせる
必要がある。このため、当該ＦＥＴの集積化において高
密度化が阻害されている問題がある。
のゲート電極５及び６のコンタクトホール10部分のパタ
ーンは、第１のゲート電極５用のマスク層とコンタクト
ホール10用のマスク層との間、及びコンタクトホール10
用のマスク層と第２のゲート電極６用のマスク層との間
の位置合わせずれを考慮して、大きさに余裕を持たせる
必要がある。このため、当該ＦＥＴの集積化において高
密度化が阻害されている問題がある。
【００１１】この問題を緩和するためには、第１のゲー
ト電極５と第２のゲート電極６がコンタクトホール10無
しに直接接続されるようになれば良い。それは、コンタ
クトホール10用のマスク層が不要になり、第１のゲート
電極５用のマスク層と第２のゲート電極６用のマスク層
との間の位置合わせずれを考慮するだけで済むようにな
るからである。
ト電極５と第２のゲート電極６がコンタクトホール10無
しに直接接続されるようになれば良い。それは、コンタ
クトホール10用のマスク層が不要になり、第１のゲート
電極５用のマスク層と第２のゲート電極６用のマスク層
との間の位置合わせずれを考慮するだけで済むようにな
るからである。
【００１２】そこで本発明は、半導体装置の製造方法に
係り、特に、ＳＯＩ構造ダブルゲートＭＯＳＦＥＴの製
造方法に関し、第１及び第２のゲート電極をコンタクト
ホールを介することなく直接接続させる製造方法の提供
を目的とする。
係り、特に、ＳＯＩ構造ダブルゲートＭＯＳＦＥＴの製
造方法に関し、第１及び第２のゲート電極をコンタクト
ホールを介することなく直接接続させる製造方法の提供
を目的とする。
【００１３】
【課題を解決するための手段】図１は本発明の原理説明
図である。同図を参照して、上記目的を達成するため
に、本発明による製造方法は、基本としては、シリコン
の素子領域７の下に第１のゲート絶縁膜３を介して射影
が素子領域７と交差する第１のゲート電極５を有し、素
子領域７の上に第２のゲート絶縁膜４を介して素子領域
７を跨ぎ第１のゲート電極５に接続する第２のゲート電
極６を有する構造を形成するに際して、素子領域７の周
囲に第１のゲート電極５と接する酸化防止膜12を設けて
(図１(1))、熱酸化により第２のゲート絶縁膜４を形成
し (図１(2))、その後に、酸化防止膜12を除去し (図１
(3))、第２のゲート電極を形成して (図１(4))、第１及
び第２ゲート電極５及び６を直接接続させることを特徴
としている。
図である。同図を参照して、上記目的を達成するため
に、本発明による製造方法は、基本としては、シリコン
の素子領域７の下に第１のゲート絶縁膜３を介して射影
が素子領域７と交差する第１のゲート電極５を有し、素
子領域７の上に第２のゲート絶縁膜４を介して素子領域
７を跨ぎ第１のゲート電極５に接続する第２のゲート電
極６を有する構造を形成するに際して、素子領域７の周
囲に第１のゲート電極５と接する酸化防止膜12を設けて
(図１(1))、熱酸化により第２のゲート絶縁膜４を形成
し (図１(2))、その後に、酸化防止膜12を除去し (図１
(3))、第２のゲート電極を形成して (図１(4))、第１及
び第２ゲート電極５及び６を直接接続させることを特徴
としている。
【００１４】そして上記基本を適用して、第１のシリコ
ン基板の主面に第１のゲート絶縁膜３を形成する工程
と、第１のゲート絶縁膜３上に第１のゲート電極５を形
成する工程と、第１のゲート電極５が形成された第１の
基板上に表面を平坦化した絶縁層を形成する工程と、該
絶縁層が形成された第１の基板の主面と第２のシリコン
基板の主面とを貼り合わせる工程と、第１の基板を裏面
より薄膜化して薄膜シリコン層を形成する工程と、マス
ク層を用いたエッチングにより薄膜シリコン層及び第１
のゲート絶縁膜３をパターニングして、射影が第１のゲ
ート電極５と交差するシリコンの素子領域７を形成し、
且つ素子領域７の両脇に第１のゲート電極５を露出させ
る工程と、垂直方向に優勢な異方性堆積により該マスク
層上及び素子領域７周囲上に酸化防止膜12を形成する工
程と、該マスク層を除去して素子領域７周囲の酸化防止
膜12を残し素子領域７を露出させる工程と、露出させた
素子領域７の上面及び側面に第１のゲート絶縁膜３と連
通する第２のゲート絶縁４を熱酸化により形成する工程
と、その後に、酸化防止膜12を除去して第１のゲート電
極６を露出させる工程と、第２のゲート絶縁膜４を跨ぎ
第１のゲート電極５に直接接続する第２のゲート電極６
を形成する工程とを有することを特徴としている。
ン基板の主面に第１のゲート絶縁膜３を形成する工程
と、第１のゲート絶縁膜３上に第１のゲート電極５を形
成する工程と、第１のゲート電極５が形成された第１の
基板上に表面を平坦化した絶縁層を形成する工程と、該
絶縁層が形成された第１の基板の主面と第２のシリコン
基板の主面とを貼り合わせる工程と、第１の基板を裏面
より薄膜化して薄膜シリコン層を形成する工程と、マス
ク層を用いたエッチングにより薄膜シリコン層及び第１
のゲート絶縁膜３をパターニングして、射影が第１のゲ
ート電極５と交差するシリコンの素子領域７を形成し、
且つ素子領域７の両脇に第１のゲート電極５を露出させ
る工程と、垂直方向に優勢な異方性堆積により該マスク
層上及び素子領域７周囲上に酸化防止膜12を形成する工
程と、該マスク層を除去して素子領域７周囲の酸化防止
膜12を残し素子領域７を露出させる工程と、露出させた
素子領域７の上面及び側面に第１のゲート絶縁膜３と連
通する第２のゲート絶縁４を熱酸化により形成する工程
と、その後に、酸化防止膜12を除去して第１のゲート電
極６を露出させる工程と、第２のゲート絶縁膜４を跨ぎ
第１のゲート電極５に直接接続する第２のゲート電極６
を形成する工程とを有することを特徴としている。
【００１５】または、上記基本を適用して、第１のシリ
コン基板の主面にマスク層を用いたエッチングにより素
子領域７の大きさのメサを形成する工程と、垂直方向に
優勢な異方性堆積により該マスク層上及び該メサ周囲上
に酸化防止膜12を形成する工程と、該マスク層を除去し
て該メサ周囲の酸化防止膜12を残して該メサを露出させ
る工程と、露出させた該メサの上面及び側面に第１のゲ
ート絶縁膜３を熱酸化により形成する工程と、第１のゲ
ート絶縁膜３が形成された第１の基板上に、射影が該メ
サと交差する第１のゲート電極５を形成する工程と、第
１のゲート電極５が形成された第１の基板上に表面を平
坦化した絶縁層を形成する工程と、該絶縁層が形成され
た第１の基板の主面と第２のシリコン基板の主面とを貼
り合わせる工程と、第１の基板を該メサの部分が残り該
メサ周囲の酸化防止膜12が露出するまで裏面より薄膜化
してシリコンの素子領域７を形成する工程と、素子領域
７の露出面に第１のゲート絶縁膜３と連通する第２のゲ
ート絶縁膜４を熱酸化により形成する工程と、その後
に、酸化防止膜12を除去して第１のゲート電極５を露出
させる工程と、第２のゲート絶縁膜４を跨ぎ第１のゲー
ト電極５に直接接続する第２のゲート電極６を形成する
工程とを有することを特徴としている。
コン基板の主面にマスク層を用いたエッチングにより素
子領域７の大きさのメサを形成する工程と、垂直方向に
優勢な異方性堆積により該マスク層上及び該メサ周囲上
に酸化防止膜12を形成する工程と、該マスク層を除去し
て該メサ周囲の酸化防止膜12を残して該メサを露出させ
る工程と、露出させた該メサの上面及び側面に第１のゲ
ート絶縁膜３を熱酸化により形成する工程と、第１のゲ
ート絶縁膜３が形成された第１の基板上に、射影が該メ
サと交差する第１のゲート電極５を形成する工程と、第
１のゲート電極５が形成された第１の基板上に表面を平
坦化した絶縁層を形成する工程と、該絶縁層が形成され
た第１の基板の主面と第２のシリコン基板の主面とを貼
り合わせる工程と、第１の基板を該メサの部分が残り該
メサ周囲の酸化防止膜12が露出するまで裏面より薄膜化
してシリコンの素子領域７を形成する工程と、素子領域
７の露出面に第１のゲート絶縁膜３と連通する第２のゲ
ート絶縁膜４を熱酸化により形成する工程と、その後
に、酸化防止膜12を除去して第１のゲート電極５を露出
させる工程と、第２のゲート絶縁膜４を跨ぎ第１のゲー
ト電極５に直接接続する第２のゲート電極６を形成する
工程とを有することを特徴としている。
【００１６】
【作用】上記構成によれば、最終的には除去する酸化防
止膜12の導入により、第１のゲート電極５と第２のゲー
ト電極６を接続させる領域に従来例でコンタクトホール
９を必要とさせたゲート絶縁膜３，４の介在がなくな
り、第１及び第２のゲート電極５及び６をコンタクトホ
ールを介することなく直接接続させる。
止膜12の導入により、第１のゲート電極５と第２のゲー
ト電極６を接続させる領域に従来例でコンタクトホール
９を必要とさせたゲート絶縁膜３，４の介在がなくな
り、第１及び第２のゲート電極５及び６をコンタクトホ
ールを介することなく直接接続させる。
【００１７】そしてこのことにより、従来例で必要とし
たコンタクトホール10用のマスク層が不要になるので、
第１及び第２のゲート電極５及び６の相互接続部分のパ
ターンを従来例の場合より小さくすることができて、当
該ＦＥＴの集積化において高密度化が可能となり、ま
た、その相互接続にコンタクトホールを介させないの
で、その接続面積を大きくすることができて接続抵抗の
低減が可能となる。
たコンタクトホール10用のマスク層が不要になるので、
第１及び第２のゲート電極５及び６の相互接続部分のパ
ターンを従来例の場合より小さくすることができて、当
該ＦＥＴの集積化において高密度化が可能となり、ま
た、その相互接続にコンタクトホールを介させないの
で、その接続面積を大きくすることができて接続抵抗の
低減が可能となる。
【００１８】
【実施例】以下ＳＯＩ構造ダブルゲートＭＯＳＦＥＴの
本発明による製造方法の実施例について図２〜図５を用
いて説明する。図２は第１の実施例を説明するための平
面図と断面図（その１）、図３は第１の実施例を説明す
るための断面図（その２）、図４は第２の実施例を説明
するための平面図と断面図（その１）、図５は第２の実
施例を説明するための断面図（その２）、である。
本発明による製造方法の実施例について図２〜図５を用
いて説明する。図２は第１の実施例を説明するための平
面図と断面図（その１）、図３は第１の実施例を説明す
るための断面図（その２）、図４は第２の実施例を説明
するための平面図と断面図（その１）、図５は第２の実
施例を説明するための断面図（その２）、である。
【００１９】第１の実施例に係る図２及び図３におい
て、図２(a) はＦＥＴの平面図、図２(b) は図２(a) の
Ｘ−Ｙ断面図、図２(c1)〜(c5)及び図３(c6)〜(c11) は
図２(a) のＡ−Ｂ断面で見た工程順断面図、である。
て、図２(a) はＦＥＴの平面図、図２(b) は図２(a) の
Ｘ−Ｙ断面図、図２(c1)〜(c5)及び図３(c6)〜(c11) は
図２(a) のＡ−Ｂ断面で見た工程順断面図、である。
【００２０】図２(a),(b) において、従来例を説明した
図６(a),(b) におけると同様に、２はＳＯＩ構造の支持
基板となる第２のSi基板、８はＳＯＩ構造のSiO2絶縁
層、５はポリSiからなる第１のゲート電極、３はSiO2か
らなる第１のゲート絶縁膜、７はＳＯＩ膜からなる素子
領域、４はSiO2からなる第２のゲート絶縁膜、６はポリ
Siからなる第２のゲート電極、９はソース／ドレイン領
域、である。ここでは従来例のコンタクトホール10が無
くて第１のゲート電極５と第２のゲート電極６が直接接
続されている。
図６(a),(b) におけると同様に、２はＳＯＩ構造の支持
基板となる第２のSi基板、８はＳＯＩ構造のSiO2絶縁
層、５はポリSiからなる第１のゲート電極、３はSiO2か
らなる第１のゲート絶縁膜、７はＳＯＩ膜からなる素子
領域、４はSiO2からなる第２のゲート絶縁膜、６はポリ
Siからなる第２のゲート電極、９はソース／ドレイン領
域、である。ここでは従来例のコンタクトホール10が無
くて第１のゲート電極５と第２のゲート電極６が直接接
続されている。
【００２１】そしてこのＦＥＴの製造方法は、図２(c1)
〜(c5)及び図３(c6)〜(c11) に示される。即ち、先ず図
２(c1)を参照して、 950℃, ＨCl雰囲気中の熱酸化によ
り、第１のSi基板１の主面に厚さ20nmの第１のゲート絶
縁膜３を形成する。
〜(c5)及び図３(c6)〜(c11) に示される。即ち、先ず図
２(c1)を参照して、 950℃, ＨCl雰囲気中の熱酸化によ
り、第１のSi基板１の主面に厚さ20nmの第１のゲート絶
縁膜３を形成する。
【００２２】次いで図２(c2)を参照して、ポリSiを厚さ
250nmに堆積する。堆積時または堆積後にＰをドープし
て、抵抗率を２mΩcmとする。そのポリSiをパターニン
グして第１のゲート絶縁膜３上に第１のゲート電極５を
形成する。
250nmに堆積する。堆積時または堆積後にＰをドープし
て、抵抗率を２mΩcmとする。そのポリSiをパターニン
グして第１のゲート絶縁膜３上に第１のゲート電極５を
形成する。
【００２３】次いで図２(c3)を参照して、ＣＶＤ法によ
りSiO2を厚さ 600nmに堆積しそれを平坦化して、第１の
ゲート電極５が形成された第１のSi基板１上に表面を平
坦化した絶縁層８を形成する。
りSiO2を厚さ 600nmに堆積しそれを平坦化して、第１の
ゲート電極５が形成された第１のSi基板１上に表面を平
坦化した絶縁層８を形成する。
【００２４】次いで図２(c4)を参照して、第１のSi基板
１の主面（絶縁層８の表面）と第２のSi基板２の主面と
を貼り合わせる。次いで図２(c5)を参照して、第１のSi
基板１を裏面より薄膜化してＳＯＩ膜となる厚さ 100nm
の薄膜Si層11を形成する。
１の主面（絶縁層８の表面）と第２のSi基板２の主面と
を貼り合わせる。次いで図２(c5)を参照して、第１のSi
基板１を裏面より薄膜化してＳＯＩ膜となる厚さ 100nm
の薄膜Si層11を形成する。
【００２５】次いで図３(c6)を参照して、厚さ 200nmの
ＣＶＤ酸化膜からなるマスク層13を用いたエッチングに
より薄膜シリコン層11及び第１のゲート絶縁膜３をパタ
ーニングして、射影が第１のゲート電極５と交差するシ
リコンの素子領域７を形成し、且つ素子領域７の両脇に
第１のゲート電極５を露出させる。
ＣＶＤ酸化膜からなるマスク層13を用いたエッチングに
より薄膜シリコン層11及び第１のゲート絶縁膜３をパタ
ーニングして、射影が第１のゲート電極５と交差するシ
リコンの素子領域７を形成し、且つ素子領域７の両脇に
第１のゲート電極５を露出させる。
【００２６】次いで図３(c7)を参照して、シランと窒素
を原料としたＥＣＲ法（電子サイクロトロン共鳴法）の
ＣＶＤ法により、マスク層13上及び素子領域７周囲上に
厚さ40nmのSi窒化膜からなる酸化防止膜12を堆積形成す
る。上記ＣＶＤ法が垂直方向に優勢な異方性堆積の特性
を有するので、素子領域７の側面は堆積が殆ど行われな
いで実質的に露出した状態となる。
を原料としたＥＣＲ法（電子サイクロトロン共鳴法）の
ＣＶＤ法により、マスク層13上及び素子領域７周囲上に
厚さ40nmのSi窒化膜からなる酸化防止膜12を堆積形成す
る。上記ＣＶＤ法が垂直方向に優勢な異方性堆積の特性
を有するので、素子領域７の側面は堆積が殆ど行われな
いで実質的に露出した状態となる。
【００２７】次いで図３(c8)を参照して、マスク層13を
ＨＦ処理により除去して素子領域７周囲の酸化防止膜12
を残し素子領域７を露出させる。マスク層13上の酸化防
止膜12はマスク層13の除去と同時に除去される。
ＨＦ処理により除去して素子領域７周囲の酸化防止膜12
を残し素子領域７を露出させる。マスク層13上の酸化防
止膜12はマスク層13の除去と同時に除去される。
【００２８】次いで図３(c9)を参照して、上記(c1)と同
一条件の熱酸化により、素子領域７の上面及び側面に第
１のゲート絶縁膜３と連通する第２のゲート絶縁４を厚
さ20nmに形成する。第１のゲート電極５は酸化防止膜12
で覆われているので酸化されない。
一条件の熱酸化により、素子領域７の上面及び側面に第
１のゲート絶縁膜３と連通する第２のゲート絶縁４を厚
さ20nmに形成する。第１のゲート電極５は酸化防止膜12
で覆われているので酸化されない。
【００２９】次いで図３(c10) を参照して、酸化防止膜
12を除去して第１のゲート電極５を露出させる。次いで
図３(c11) を参照して、上記(c2)と同様に、ポリSiを厚
さ 250nmに堆積し、抵抗率を２ mΩcmとし、パターニン
グして、第２のゲート絶縁膜４を跨ぎ第１のゲート電極
５に直接接続する第２のゲート電極６を形成する。
12を除去して第１のゲート電極５を露出させる。次いで
図３(c11) を参照して、上記(c2)と同様に、ポリSiを厚
さ 250nmに堆積し、抵抗率を２ mΩcmとし、パターニン
グして、第２のゲート絶縁膜４を跨ぎ第１のゲート電極
５に直接接続する第２のゲート電極６を形成する。
【００３０】その後、セルフアライン・プロセスによる
ソース／ドレイン領域９の形成などを行って完成する。
次に、第２の実施例に係る図４及び図５において、図４
(a) はＦＥＴの平面図、図４(b) は図４(a) のＸ−Ｙ断
面図、図４(c1)〜(c5)及び図５(c6)〜(c11) は図４(a)
のＡ−Ｂ断面で見た工程順断面図、である。
ソース／ドレイン領域９の形成などを行って完成する。
次に、第２の実施例に係る図４及び図５において、図４
(a) はＦＥＴの平面図、図４(b) は図４(a) のＸ−Ｙ断
面図、図４(c1)〜(c5)及び図５(c6)〜(c11) は図４(a)
のＡ−Ｂ断面で見た工程順断面図、である。
【００３１】図４(a),(b) において、このＦＥＴは第１
の実施例で述べたＦＥＴと同様の構成をなし、各対称物
の符号は第１の実施例に合わせてあり、ここでも従来例
のコンタクトホール10が無くて第１のゲート電極５と第
２のゲート電極６が直接接続されている。
の実施例で述べたＦＥＴと同様の構成をなし、各対称物
の符号は第１の実施例に合わせてあり、ここでも従来例
のコンタクトホール10が無くて第１のゲート電極５と第
２のゲート電極６が直接接続されている。
【００３２】そしてこのＦＥＴの製造方法は、図４(c1)
〜(c5)及び図５(c6)〜(c11) に示される。即ち、先ず図
４(c1)を参照して、図３(c6)と同じマスク層13を用いた
エッチングにより、第１のSi基板１の主面に素子領域７
の大きさのメサ14を形成する。メサ14の高さは素子領域
７の厚さに合わせて 100nmとする。
〜(c5)及び図５(c6)〜(c11) に示される。即ち、先ず図
４(c1)を参照して、図３(c6)と同じマスク層13を用いた
エッチングにより、第１のSi基板１の主面に素子領域７
の大きさのメサ14を形成する。メサ14の高さは素子領域
７の厚さに合わせて 100nmとする。
【００３３】次いで図４(c2)を参照して、図３(c7)と同
じ工程により、マスク層13上及びメサ14周囲上に厚さ40
nmのSi窒化膜からなる酸化防止膜12を堆積形成する。次
いで図４(c3)を参照して、図３(c8)と同じ工程により、
マスク層13を除去してメサ14周囲の酸化防止膜12を残し
メサ14を露出させる。
じ工程により、マスク層13上及びメサ14周囲上に厚さ40
nmのSi窒化膜からなる酸化防止膜12を堆積形成する。次
いで図４(c3)を参照して、図３(c8)と同じ工程により、
マスク層13を除去してメサ14周囲の酸化防止膜12を残し
メサ14を露出させる。
【００３４】次いで図４(c4)を参照して、図２(c1)と同
一条件の熱酸化により、メサ14の上面及び側面に厚さ20
nmの第１のゲート絶縁膜３を形成する。メサ14の周囲は
酸化防止膜12で覆われているので酸化されない。
一条件の熱酸化により、メサ14の上面及び側面に厚さ20
nmの第１のゲート絶縁膜３を形成する。メサ14の周囲は
酸化防止膜12で覆われているので酸化されない。
【００３５】次いで図４(c5)を参照して、図２(c2)と同
じ工程により、第１のゲート絶縁膜３上から酸化防止膜
12上に延在して射影がメサ14と交差する第１のゲート電
極５を形成する。
じ工程により、第１のゲート絶縁膜３上から酸化防止膜
12上に延在して射影がメサ14と交差する第１のゲート電
極５を形成する。
【００３６】次いで図５(c6)を参照して、図２(c3)と同
じ工程により、第１のゲート電極５が形成された第１の
Si基板１上に表面を平坦化した絶縁層８を形成する。次
いで図５(c7)を参照して、図２(c4)と同様に、第１のSi
基板１の主面（絶縁層８の表面）と第２のSi基板２の主
面とを貼り合わせる。
じ工程により、第１のゲート電極５が形成された第１の
Si基板１上に表面を平坦化した絶縁層８を形成する。次
いで図５(c7)を参照して、図２(c4)と同様に、第１のSi
基板１の主面（絶縁層８の表面）と第２のSi基板２の主
面とを貼り合わせる。
【００３７】次いで図５(c8)を参照して、第１のSi基板
１をメサ14の部分が残りメサ14周囲の酸化防止膜12が露
出するまで裏面より薄膜化して素子領域７を形成する。
次いで図５(c9)を参照して、図３(c9)と同様に、図２(c
1)と同一条件の熱酸化により、素子領域７の露出面に第
１のゲート絶縁膜３と連通する第２のゲート絶縁４を厚
さ20nmに形成する。第１のゲート電極５は酸化防止膜12
で覆われているので酸化されない。
１をメサ14の部分が残りメサ14周囲の酸化防止膜12が露
出するまで裏面より薄膜化して素子領域７を形成する。
次いで図５(c9)を参照して、図３(c9)と同様に、図２(c
1)と同一条件の熱酸化により、素子領域７の露出面に第
１のゲート絶縁膜３と連通する第２のゲート絶縁４を厚
さ20nmに形成する。第１のゲート電極５は酸化防止膜12
で覆われているので酸化されない。
【００３８】次いで図５(c10) を参照して、図３(c10)
と同様に、酸化防止膜12を除去して第１のゲート電極５
を露出させる。次いで図５(c11) を参照して、図３(c1
1) と同じ工程により、第２のゲート絶縁膜４を跨ぎ第
１のゲート電極５に直接接続する第２のゲート電極６を
形成する。
と同様に、酸化防止膜12を除去して第１のゲート電極５
を露出させる。次いで図５(c11) を参照して、図３(c1
1) と同じ工程により、第２のゲート絶縁膜４を跨ぎ第
１のゲート電極５に直接接続する第２のゲート電極６を
形成する。
【００３９】その後、セルフアライン・プロセスによる
ソース／ドレイン領域９の形成などを行って完成する。
ソース／ドレイン領域９の形成などを行って完成する。
【００４０】
【発明の効果】以上説明したように本発明によれば、半
導体装置の製造方法に係り、特に、ＳＯＩ構造ダブルゲ
ートＭＯＳＦＥＴの製造方法に関し、第１及び第２のゲ
ート電極をコンタクトホールを介することなく直接接続
させる製造方法が提供されて、それにより、上記コンタ
クトホール用のマスク層が不要となり、第１及び第２の
ゲート電極の相互接続部分のパターンを従来より小さく
することができて、当該ＦＥＴの集積化において高密度
化を可能にさせ、また、その相互接続の接続面積を大き
くすることができて接続抵抗の低減を可能にさせる効果
がある。
導体装置の製造方法に係り、特に、ＳＯＩ構造ダブルゲ
ートＭＯＳＦＥＴの製造方法に関し、第１及び第２のゲ
ート電極をコンタクトホールを介することなく直接接続
させる製造方法が提供されて、それにより、上記コンタ
クトホール用のマスク層が不要となり、第１及び第２の
ゲート電極の相互接続部分のパターンを従来より小さく
することができて、当該ＦＥＴの集積化において高密度
化を可能にさせ、また、その相互接続の接続面積を大き
くすることができて接続抵抗の低減を可能にさせる効果
がある。
【図１】 本発明の原理説明図
【図２】 第１の実施例を説明するための平面図と断面
図（その１）
図（その１）
【図３】 第１の実施例を説明するための断面図（その
２）
２）
【図４】 第２の実施例を説明するための平面図と断面
図（その１）
図（その１）
【図５】 第２の実施例を説明するための断面図（その
２）
２）
【図６】 従来例を説明するための平面図と断面図
１ 第１のSi基板 ２ 第２のSi基板（ＳＯＩ構造の支持基板） ３ 第１のゲート絶縁膜 ４ 第２のゲート絶縁膜 ５ 第１のゲート電極 ６ 第２のゲート電極 ７ 素子領域 ８ 絶縁層（ＳＯＩ構造の絶縁層） ９ ソース／ドレイン領域 10 コンタクトホール 11 薄膜Si層（ＳＯＩ膜） 12 酸化防止膜 13 マスク層 14 メサ
Claims (3)
- 【請求項１】 シリコンの素子領域(7) の下に第１のゲ
ート絶縁膜(3) を介して射影が素子領域(7) と交差する
第１のゲート電極(5) を有し、素子領域(7)の上に第２
のゲート絶縁膜(4) を介して素子領域(7) を跨ぎ第１の
ゲート電極(5) に接続する第２のゲート電極(6) を有す
る構造を形成するに際して、 素子領域(7) の周囲に第１のゲート電極(5) と接する酸
化防止膜(12)を設けて熱酸化により第２のゲート絶縁膜
(4) を形成し、 その後に、該酸化防止膜(12)を除去し第２のゲート電極
(6) を形成して、第１及び第２ゲート電極(5,6) を直接
接続させることを特徴とする半導体装置の製造方法。 - 【請求項２】 第１のシリコン基板の主面に第１のゲー
ト絶縁膜(3) を形成する工程と、 第１のゲート絶縁膜(3) 上に第１のゲート電極(5) を形
成する工程と、 第１のゲート電極(5) が形成された第１の基板上に表面
を平坦化した絶縁層を形成する工程と、 該絶縁層が形成された第１の基板の主面と第２のシリコ
ン基板の主面とを貼り合わせる工程と、 第１の基板を裏面より薄膜化して薄膜シリコン層を形成
する工程と、 マスク層を用いたエッチングにより薄膜シリコン層及び
第１のゲート絶縁膜(3) をパターニングして、射影が第
１のゲート電極(5) と交差するシリコンの素子領域(7)
を形成し、且つ素子領域(7) の両脇に第１のゲート電極
(5) を露出させる工程と、 垂直方向に優勢な異方性堆積により該マスク層上及び素
子領域(7) 周囲上に酸化防止膜(12)を形成する工程と、 該マスク層を除去して素子領域(7) 周囲の前記酸化防止
膜(12)を残し素子領域(7) を露出させる工程と、 露出させた素子領域(7) の上面及び側面に第１のゲート
絶縁膜(3)と連通する第２のゲート絶縁(4) を熱酸化に
より形成する工程と、 その後に、該酸化防止膜(12)を除去して第１のゲート電
極(5) を露出させる工程と、 第２のゲート絶縁膜(4) を跨ぎ第１のゲート電極(5) に
直接接続する第２のゲート電極(6) を形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項３】 第１のシリコン基板の主面にマスク層を
用いたエッチングにより素子領域の大きさのメサを形成
する工程と、 垂直方向に優勢な異方性堆積により該マスク層上及び該
メサ周囲上に酸化防止膜(12)を形成する工程と、 該マスク層を除去して該メサ周囲の前記酸化防止膜(12)
を残して該メサを露出させる工程と、 露出させた該メサの上面及び側面に第１のゲート絶縁膜
(3) を熱酸化により形成する工程と、 第１のゲート絶縁膜(3) が形成された第１の基板上に、
射影が該メサと交差する第１のゲート電極(5) を形成す
る工程と、 第１のゲート電極(5) が形成された第１の基板上に表面
を平坦化した絶縁層を形成する工程と、 該絶縁層が形成された第１の基板の主面と第２のシリコ
ン基板の主面とを貼り合わせる工程と、 第１の基板を該メサの部分が残り該メサ周囲の該酸化防
止膜(12)が露出するまで裏面より薄膜化してシリコンの
素子領域(7) を形成する工程と、 素子領域(7) の露出面に第１のゲート絶縁膜(3) と連通
する第２のゲート絶縁膜(4) を熱酸化により形成する工
程と、 その後に、該酸化防止膜(12)を除去して第１のゲート電
極(5) を露出させる工程と、 第２のゲート絶縁膜(4) を跨ぎ第１のゲート電極(5) に
直接接続する第２のゲート電極(6) を形成する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206661A JPH0548087A (ja) | 1991-08-19 | 1991-08-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206661A JPH0548087A (ja) | 1991-08-19 | 1991-08-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548087A true JPH0548087A (ja) | 1993-02-26 |
Family
ID=16527043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3206661A Withdrawn JPH0548087A (ja) | 1991-08-19 | 1991-08-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548087A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011096263A1 (en) * | 2010-02-05 | 2011-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1991
- 1991-08-19 JP JP3206661A patent/JPH0548087A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011096263A1 (en) * | 2010-02-05 | 2011-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US8878180B2 (en) | 2010-02-05 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9202923B2 (en) | 2010-02-05 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including oxide semiconductor |
| US9728555B2 (en) | 2010-02-05 | 2017-08-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9991288B2 (en) | 2010-02-05 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US10615179B2 (en) | 2010-02-05 | 2020-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US11101295B2 (en) | 2010-02-05 | 2021-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US11469255B2 (en) | 2010-02-05 | 2022-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US11749686B2 (en) | 2010-02-05 | 2023-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |