JPH09199591A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09199591A JPH09199591A JP893396A JP893396A JPH09199591A JP H09199591 A JPH09199591 A JP H09199591A JP 893396 A JP893396 A JP 893396A JP 893396 A JP893396 A JP 893396A JP H09199591 A JPH09199591 A JP H09199591A
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Abstract
(57)【要約】
【課題】 この発明は、下地絶縁膜表面の平坦性が悪い
場合でも絶縁膜上の埋め込み導電材残渣が発生しないよ
うにし、且つコンタクトホールまたはビアホールの埋め
込み導電材表面の平坦性も良くして接続部での信頼性を
高める方法を提供する。 【解決手段】 ゲート電極３が形成された基板１上にＢ
ＰＳＧ膜４を堆積し、このＢＰＳＧ膜４にパターンを施
してコンタクトホール５を形成する。基板１及びＢＰＳ
Ｇ膜４の露出面上にバリアメタル兼密着膜６を堆積した
後、この上にタングステン膜７を堆積する。タングステ
ン膜７にドライエッチングを施し、エッチバックを行
い、コンタクトホール５内部以外のタングステン膜７を
除去する。エッチバックで除去しきれなかったタングス
テン膜の残渣及びバリアメタル膜兼密着膜６をウェット
エッチングにより除去した後、ＢＰＳＧ膜４上にＡｌ合
金膜を堆積し、パターンを施して配線８を形成する。
場合でも絶縁膜上の埋め込み導電材残渣が発生しないよ
うにし、且つコンタクトホールまたはビアホールの埋め
込み導電材表面の平坦性も良くして接続部での信頼性を
高める方法を提供する。 【解決手段】 ゲート電極３が形成された基板１上にＢ
ＰＳＧ膜４を堆積し、このＢＰＳＧ膜４にパターンを施
してコンタクトホール５を形成する。基板１及びＢＰＳ
Ｇ膜４の露出面上にバリアメタル兼密着膜６を堆積した
後、この上にタングステン膜７を堆積する。タングステ
ン膜７にドライエッチングを施し、エッチバックを行
い、コンタクトホール５内部以外のタングステン膜７を
除去する。エッチバックで除去しきれなかったタングス
テン膜の残渣及びバリアメタル膜兼密着膜６をウェット
エッチングにより除去した後、ＢＰＳＧ膜４上にＡｌ合
金膜を堆積し、パターンを施して配線８を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特にシリコン基板と配線との接続、多結
晶シリコンとメタル配線との接続、下層メタル配線と上
層メタル配線との接続のように、絶縁膜の接続孔を介し
て接続を行う半導体装置の製造方法に関するものであ
る。
造方法に関し、特にシリコン基板と配線との接続、多結
晶シリコンとメタル配線との接続、下層メタル配線と上
層メタル配線との接続のように、絶縁膜の接続孔を介し
て接続を行う半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】ＬＳＩ等に代表される半導体装置は、一
般に多層配線構造をとり、下層配線と上層配線は層間絶
縁膜に形成された接続孔（コンタクトホールまたはビア
ホール）により電気的に接続される構造となっている。
そして、近年の半導体装置の微細化や高集積化に伴っ
て、前記接続孔も微細化が進み、接続部の信頼性を向上
させるために、前記接続孔に導電材料を埋め込む技術が
用いられている。
般に多層配線構造をとり、下層配線と上層配線は層間絶
縁膜に形成された接続孔（コンタクトホールまたはビア
ホール）により電気的に接続される構造となっている。
そして、近年の半導体装置の微細化や高集積化に伴っ
て、前記接続孔も微細化が進み、接続部の信頼性を向上
させるために、前記接続孔に導電材料を埋め込む技術が
用いられている。
【０００３】コンタクトホールまたはビアホールに埋め
込み導電材を埋め込む方法として、従来はブランケット
成長法とドライエッチングによるエッチバックを組み合
わせているが、その方法の場合、下地絶縁膜の平坦性が
良くない、即ち絶縁膜表面の凹凸が大きい場合には、エ
ッチバックをジャストエッチの条件で行うと下地絶縁膜
の表面に埋め込み導電材の残渣が発生し、配線が短絡す
る不良が発生するおそれがある。一方、その残渣を除去
するためにオーバーエッチを十分に行う条件でエッチン
グを行うと、コンタクトホール部またはビアホール部に
埋め込まれる導電材もエッチングされ、埋め込み材表面
の平坦性が悪くなるという問題が発生する。
込み導電材を埋め込む方法として、従来はブランケット
成長法とドライエッチングによるエッチバックを組み合
わせているが、その方法の場合、下地絶縁膜の平坦性が
良くない、即ち絶縁膜表面の凹凸が大きい場合には、エ
ッチバックをジャストエッチの条件で行うと下地絶縁膜
の表面に埋め込み導電材の残渣が発生し、配線が短絡す
る不良が発生するおそれがある。一方、その残渣を除去
するためにオーバーエッチを十分に行う条件でエッチン
グを行うと、コンタクトホール部またはビアホール部に
埋め込まれる導電材もエッチングされ、埋め込み材表面
の平坦性が悪くなるという問題が発生する。
【０００４】下地絶縁膜表面の平坦性が悪い場合でも絶
縁膜上の埋め込み導電材残渣が発生しないようにして接
続部の信頼性を高める方法が特開平６−２７５７２９号
公報に開示されている。この方法は、ゲート電極が形成
された基板上にＢＰＳＧ（ホウ素−リンケイ酸ガラス）
を堆積し、その上に易エッチング膜としてクロム膜を堆
積する。このクロム膜とＢＰＳＧ膜をパターン化して多
結晶シリコン配線上にコンタクトホールを形成する。次
に基板全面に窒化チタン膜を堆積し、その上にタングス
テン膜を堆積する。そして、ドライエッチングにより、
タングステン膜をエッチバックし、コンタクトホール以
外のタングステン膜を除去する。次に、ドライエッチン
グにより、窒化チタン膜の露出部を除去した後、クロム
膜を除去し、タングステンの残渣をクロム膜と共に除去
している。
縁膜上の埋め込み導電材残渣が発生しないようにして接
続部の信頼性を高める方法が特開平６−２７５７２９号
公報に開示されている。この方法は、ゲート電極が形成
された基板上にＢＰＳＧ（ホウ素−リンケイ酸ガラス）
を堆積し、その上に易エッチング膜としてクロム膜を堆
積する。このクロム膜とＢＰＳＧ膜をパターン化して多
結晶シリコン配線上にコンタクトホールを形成する。次
に基板全面に窒化チタン膜を堆積し、その上にタングス
テン膜を堆積する。そして、ドライエッチングにより、
タングステン膜をエッチバックし、コンタクトホール以
外のタングステン膜を除去する。次に、ドライエッチン
グにより、窒化チタン膜の露出部を除去した後、クロム
膜を除去し、タングステンの残渣をクロム膜と共に除去
している。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の方法では、易エッチング膜としてのクロム膜を
ＢＰＳＧ膜上に成膜する工程を追加する必要があり、生
産コストが割高になるという欠点がある。
た従来の方法では、易エッチング膜としてのクロム膜を
ＢＰＳＧ膜上に成膜する工程を追加する必要があり、生
産コストが割高になるという欠点がある。
【０００６】この発明は、上述した従来の問題点に鑑
み、下地絶縁膜表面の平坦性が悪い場合でも絶縁膜上の
埋め込み導電材残渣が発生しないようにし、且つコンタ
クトホールまたはビアホールの埋め込み導電材表面の平
坦性も良くして接続部での信頼性を高める方法を提供す
ることを目的とするものである。
み、下地絶縁膜表面の平坦性が悪い場合でも絶縁膜上の
埋め込み導電材残渣が発生しないようにし、且つコンタ
クトホールまたはビアホールの埋め込み導電材表面の平
坦性も良くして接続部での信頼性を高める方法を提供す
ることを目的とするものである。
【０００７】
【課題を解決するための手段】この発明の第１の製造方
法は、絶縁膜を挟んで位置する上層配線と下層配線との
間を電気的に接続するために前記絶縁膜に形成された接
続孔に、埋め込み用導電材膜を設けた半導体装置の製造
方法であって、後で形成される配線と接続される下地基
板上に絶縁膜を形成する工程と、前記絶縁膜にパターン
を施して接続孔を開ける工程と、前記下地基板、前記絶
縁膜の露出面上にバリアメタル膜または密着膜を堆積す
る工程と、前記バリアメタルまたは密着膜上に接続孔の
埋め込み用導電材膜を堆積する工程と、前記埋め込み用
導電材膜にドライエッチングを施し、前記接続孔内部以
外の前記埋め込み用導電材膜を除去するエッチバック工
程と、このエッチバック工程で除去しきれなかった前記
埋め込み用導電材膜の残渣及び前記バリアメタル膜また
は密着膜をウェットエッチングにより除去する工程と、
前記絶縁膜上に上部配線膜を堆積し、パターンを施して
配線を形成する工程と、を備えてなる。
法は、絶縁膜を挟んで位置する上層配線と下層配線との
間を電気的に接続するために前記絶縁膜に形成された接
続孔に、埋め込み用導電材膜を設けた半導体装置の製造
方法であって、後で形成される配線と接続される下地基
板上に絶縁膜を形成する工程と、前記絶縁膜にパターン
を施して接続孔を開ける工程と、前記下地基板、前記絶
縁膜の露出面上にバリアメタル膜または密着膜を堆積す
る工程と、前記バリアメタルまたは密着膜上に接続孔の
埋め込み用導電材膜を堆積する工程と、前記埋め込み用
導電材膜にドライエッチングを施し、前記接続孔内部以
外の前記埋め込み用導電材膜を除去するエッチバック工
程と、このエッチバック工程で除去しきれなかった前記
埋め込み用導電材膜の残渣及び前記バリアメタル膜また
は密着膜をウェットエッチングにより除去する工程と、
前記絶縁膜上に上部配線膜を堆積し、パターンを施して
配線を形成する工程と、を備えてなる。
【０００８】また、この発明の第２の製造方法は、絶縁
膜を挟んで位置する上層配線と下層配線との間を電気的
に接続するために前記絶縁膜に形成された接続孔に、埋
め込み用導電材膜を設けた半導体装置の製造方法であっ
て、後で形成される配線と接続される下地基板上に絶縁
膜を形成する工程と、前記絶縁膜にパターンを施して接
続孔を開ける工程と、前記下地基板、前記絶縁膜の露出
面上にバリアメタル膜または密着膜を堆積する工程と、
前記バリアメタルまたは密着膜上に接続孔の埋め込み用
導電材膜を堆積する工程と、前記接続孔内部以外の前記
埋め込み用導電材膜及び前記バリアメタル膜または密着
膜をウェットエッチングにより除去する工程と、前記絶
縁膜上に上部配線膜を堆積し、パターンを施して配線を
形成する工程と、を備えてなる。
膜を挟んで位置する上層配線と下層配線との間を電気的
に接続するために前記絶縁膜に形成された接続孔に、埋
め込み用導電材膜を設けた半導体装置の製造方法であっ
て、後で形成される配線と接続される下地基板上に絶縁
膜を形成する工程と、前記絶縁膜にパターンを施して接
続孔を開ける工程と、前記下地基板、前記絶縁膜の露出
面上にバリアメタル膜または密着膜を堆積する工程と、
前記バリアメタルまたは密着膜上に接続孔の埋め込み用
導電材膜を堆積する工程と、前記接続孔内部以外の前記
埋め込み用導電材膜及び前記バリアメタル膜または密着
膜をウェットエッチングにより除去する工程と、前記絶
縁膜上に上部配線膜を堆積し、パターンを施して配線を
形成する工程と、を備えてなる。
【０００９】
【発明の実施の形態】以下、この発明の実施の形態につ
き図面に従い説明する。
き図面に従い説明する。
【００１０】図１は、この発明の第１の実施の形態に係
る半導体装置の製造方法を工程別に示した断面図であ
り、多結晶シリコン配線へのコンタクトについて適用し
たものである。
る半導体装置の製造方法を工程別に示した断面図であ
り、多結晶シリコン配線へのコンタクトについて適用し
たものである。
【００１１】シリコン基板１上にゲート酸化膜２及び多
結晶シリコン膜を形成し、写真製版、ドライエッチング
によりパターニングしてゲート電極３を形成する。その
後、このゲート電極３をマスクとして基板１に、ｎ型不
純物またはｐ型不純物をイオン注入し、ソース領域とド
レイン領域を形成する（図１（ａ）参照）。
結晶シリコン膜を形成し、写真製版、ドライエッチング
によりパターニングしてゲート電極３を形成する。その
後、このゲート電極３をマスクとして基板１に、ｎ型不
純物またはｐ型不純物をイオン注入し、ソース領域とド
レイン領域を形成する（図１（ａ）参照）。
【００１２】その上に、絶縁膜として約７０００オング
ストロームの厚さのＢＰＳＧ膜４をＣＶＤ法により堆積
する（図１（ｂ）参照）。
ストロームの厚さのＢＰＳＧ膜４をＣＶＤ法により堆積
する（図１（ｂ）参照）。
【００１３】続いて、写真製版、ドライエッチによりＢ
ＰＳＧ膜４をパターニングして一辺が約０．５μｍのコ
ンタクトホール５を形成する（図１（ｃ）参照）。
ＰＳＧ膜４をパターニングして一辺が約０．５μｍのコ
ンタクトホール５を形成する（図１（ｃ）参照）。
【００１４】次に、基板全面にバリアメタル兼密着膜６
を形成する。バリアメタル兼密着膜６は、まずチタン
（Ｔｉ）膜を約１０００オングストロームの厚さにスパ
ッタリング法により堆積し、窒素（Ｎ2）雰囲気中で７
５０℃、３０秒アニールし、チタン膜表面を窒化して形
成される（図１（ｄ）参照）。
を形成する。バリアメタル兼密着膜６は、まずチタン
（Ｔｉ）膜を約１０００オングストロームの厚さにスパ
ッタリング法により堆積し、窒素（Ｎ2）雰囲気中で７
５０℃、３０秒アニールし、チタン膜表面を窒化して形
成される（図１（ｄ）参照）。
【００１５】続いて、六フッ化タングステン（ＷＦ6）
と水素（Ｈ2）または六フッ化タングステン（ＷＦ6）と
シラン（ＳｉＨ4）を用いたＣＶＤ法により基板全面に
タングステン（Ｗ）膜７を堆積する（図１（ｅ）参
照）。
と水素（Ｈ2）または六フッ化タングステン（ＷＦ6）と
シラン（ＳｉＨ4）を用いたＣＶＤ法により基板全面に
タングステン（Ｗ）膜７を堆積する（図１（ｅ）参
照）。
【００１６】六フッ化硫黄（ＳＦ6）とアルゴン（Ａ
ｒ）の混合ガスを用いたドライエッチングにより、タン
グステン膜７をエッチバックし、コンタクトホールと段
差のきついところ以外のタングステン膜を除去する（図
１（ｆ）参照）。
ｒ）の混合ガスを用いたドライエッチングにより、タン
グステン膜７をエッチバックし、コンタクトホールと段
差のきついところ以外のタングステン膜を除去する（図
１（ｆ）参照）。
【００１７】次に、段差上のタングステン膜の残渣と露
出したチタン膜６をフェリシアン化カリのアルカリ溶液
でウェットエッチングすることで除去する。続いて、フ
ッ酸水溶液で表面を洗浄する（図１（ｇ）参照）。
出したチタン膜６をフェリシアン化カリのアルカリ溶液
でウェットエッチングすることで除去する。続いて、フ
ッ酸水溶液で表面を洗浄する（図１（ｇ）参照）。
【００１８】その後、下層絶縁膜４上にアルミニウム
（Ａｌ）合金膜８を堆積し（図１（ｈ）参照）、写真製
版、ドライエッチングにより、アルミニウム合金膜８を
パターニングして配線８を形成する（図１（ｉ）参
照）。
（Ａｌ）合金膜８を堆積し（図１（ｈ）参照）、写真製
版、ドライエッチングにより、アルミニウム合金膜８を
パターニングして配線８を形成する（図１（ｉ）参
照）。
【００１９】図１に示した実施の形態は、この発明をコ
ンタクトホールに適用した例について説明したが、図２
に示すこの発明の第２の実施の形態は、この発明をビア
ホールに適用した例を示している。図２は、この発明の
第２の実施の形態に係る半導体装置の製造方法を工程別
に示した断面図であり、図２に従い第２の実施の形態に
つき説明する。
ンタクトホールに適用した例について説明したが、図２
に示すこの発明の第２の実施の形態は、この発明をビア
ホールに適用した例を示している。図２は、この発明の
第２の実施の形態に係る半導体装置の製造方法を工程別
に示した断面図であり、図２に従い第２の実施の形態に
つき説明する。
【００２０】下層絶縁膜９上にアルミニウム（Ａｌ）合
金膜を堆積し、写真製版、ドライエッチングにより、ア
ルミニウム合金膜をパターニングして下層配線１０を形
成する（図２（ａ）参照）。
金膜を堆積し、写真製版、ドライエッチングにより、ア
ルミニウム合金膜をパターニングして下層配線１０を形
成する（図２（ａ）参照）。
【００２１】その上に、上記した第１の実施の形態と同
様に、層間絶縁膜として約７０００オングストロームの
厚さのＢＰＳＧ膜１１をＣＶＤ法により堆積する（図２
（ｂ）参照）。
様に、層間絶縁膜として約７０００オングストロームの
厚さのＢＰＳＧ膜１１をＣＶＤ法により堆積する（図２
（ｂ）参照）。
【００２２】続いて、写真製版、ドライエッチによりＢ
ＰＳＧ膜１１をパターニングして一辺が約０．５μｍの
ビアホール１２を形成する（図２（ｃ）参照）。
ＰＳＧ膜１１をパターニングして一辺が約０．５μｍの
ビアホール１２を形成する（図２（ｃ）参照）。
【００２３】次に、基板全面にチタン膜を約１０００オ
ングストロームの厚さにスパッタリング法により堆積
し、窒素（Ｎ2）雰囲気中で７５０℃、３０秒アニール
し、チタン膜表面を窒化し、バリアメタル兼密着膜１３
を形成する（図２（ｄ）参照）。
ングストロームの厚さにスパッタリング法により堆積
し、窒素（Ｎ2）雰囲気中で７５０℃、３０秒アニール
し、チタン膜表面を窒化し、バリアメタル兼密着膜１３
を形成する（図２（ｄ）参照）。
【００２４】続いて、六フッ化タングステン（ＷＦ6）
と水素（Ｈ2）または六フッ化タングステン（ＷＦ6）と
シラン（ＳｉＨ4）を用いたＣＶＤ法により基板全面に
タングステン膜１４を堆積する（図２（ｅ）参照）。
と水素（Ｈ2）または六フッ化タングステン（ＷＦ6）と
シラン（ＳｉＨ4）を用いたＣＶＤ法により基板全面に
タングステン膜１４を堆積する（図２（ｅ）参照）。
【００２５】そして、六フッ化硫黄（ＳＦ6）とアルゴ
ン（Ａｒ）の混合ガスを用いたドライエッチングによ
り、タングステン膜１４をエッチバックし、コンタクト
ホールと段差のきついところ以外のタングステン膜を除
去する（図２（ｆ）参照）。
ン（Ａｒ）の混合ガスを用いたドライエッチングによ
り、タングステン膜１４をエッチバックし、コンタクト
ホールと段差のきついところ以外のタングステン膜を除
去する（図２（ｆ）参照）。
【００２６】次に、段差上のタングステン膜の残渣と露
出したチタン膜１４をフェリシアン化カリのアルカリ溶
液でウェットエッチングすることで除去する。続いて、
フッ酸水溶液で表面を洗浄する（図２（ｇ）参照）。
出したチタン膜１４をフェリシアン化カリのアルカリ溶
液でウェットエッチングすることで除去する。続いて、
フッ酸水溶液で表面を洗浄する（図２（ｇ）参照）。
【００２７】その後、層間絶縁膜１１上にアルミニウム
（Ａｌ）合金膜１５を堆積し（図２（ｈ）参照）、写真
製版、ドライエッチングにより、アルミニウム合金膜１
５をパターニングして上層配線１５を形成する（図２
（ｉ）参照）。
（Ａｌ）合金膜１５を堆積し（図２（ｈ）参照）、写真
製版、ドライエッチングにより、アルミニウム合金膜１
５をパターニングして上層配線１５を形成する（図２
（ｉ）参照）。
【００２８】上記した図１及び図２の実施の形態では、
コンタクトホール５またはビアホール１２以外のタング
ステン膜７、１４の除去をまずドライエッチングにより
エッチバックを行い、露出したチタン膜６、１３とタン
グステン膜の残渣をウェットエッチングにより除去して
いる。これに対して、図３及び図４に示す実施の形態で
は、ドライエッチングによるエッチバックの工程を行わ
ずに、ウエットエッチングにより、コンタクトホール５
またはビアホール１２以外のタングステン膜７、１４の
除去を行っている。以下、この実施の形態につき図３及
び図４を参照して説明する。
コンタクトホール５またはビアホール１２以外のタング
ステン膜７、１４の除去をまずドライエッチングにより
エッチバックを行い、露出したチタン膜６、１３とタン
グステン膜の残渣をウェットエッチングにより除去して
いる。これに対して、図３及び図４に示す実施の形態で
は、ドライエッチングによるエッチバックの工程を行わ
ずに、ウエットエッチングにより、コンタクトホール５
またはビアホール１２以外のタングステン膜７、１４の
除去を行っている。以下、この実施の形態につき図３及
び図４を参照して説明する。
【００２９】図３は、この発明の第３の実施の形態に係
る半導体装置の製造方法を工程別に示した断面図であ
り、多結晶シリコン配線へのコンタクトについて適用し
たものである。図３（ａ）から図３（ｅ）に示す工程
は、上述した第１の実施の形態の図１（ａ）から図１
（ｅ）の工程と同じ工程であり、同一部分には同一符号
を付し説明を省略する。
る半導体装置の製造方法を工程別に示した断面図であ
り、多結晶シリコン配線へのコンタクトについて適用し
たものである。図３（ａ）から図３（ｅ）に示す工程
は、上述した第１の実施の形態の図１（ａ）から図１
（ｅ）の工程と同じ工程であり、同一部分には同一符号
を付し説明を省略する。
【００３０】第１の実施の形態と同様に、図３（ａ）か
ら図３（ｅ）の工程を経て基板全面にタングステン膜７
が堆積された後、フェリシアン化カリのアルカリ溶液に
よるウェットエッチングでコンタクトホール５以外のタ
ングステン膜７とチタン膜６を除去し、その後フッ酸水
溶液で表面を洗浄する（図３（ｆ）参照）。
ら図３（ｅ）の工程を経て基板全面にタングステン膜７
が堆積された後、フェリシアン化カリのアルカリ溶液に
よるウェットエッチングでコンタクトホール５以外のタ
ングステン膜７とチタン膜６を除去し、その後フッ酸水
溶液で表面を洗浄する（図３（ｆ）参照）。
【００３１】続いて、下層絶縁膜４上にアルミニウム
（Ａｌ）合金膜８を堆積し（図３（ｇ）参照）、写真製
版、ドライエッチングにより、アルミニウム合金膜８を
パターニングして配線８を形成する（図３（ｈ）参
照）。
（Ａｌ）合金膜８を堆積し（図３（ｇ）参照）、写真製
版、ドライエッチングにより、アルミニウム合金膜８を
パターニングして配線８を形成する（図３（ｈ）参
照）。
【００３２】図４は、この発明の第４の実施の形態に係
る半導体装置の製造方法を工程別に示した断面図であ
り、ビアホールについて適用したものである。図４
（ａ）から図４（ｅ）に示す工程は、上述した第２の実
施の形態の図２（ａ）から図２（ｅ）の工程と同じ工程
であり、同一部分には同一符号を付し説明を省略する。
る半導体装置の製造方法を工程別に示した断面図であ
り、ビアホールについて適用したものである。図４
（ａ）から図４（ｅ）に示す工程は、上述した第２の実
施の形態の図２（ａ）から図２（ｅ）の工程と同じ工程
であり、同一部分には同一符号を付し説明を省略する。
【００３３】第２の実施の形態と同様に、図４（ａ）か
ら図４（ｅ）の工程を経て基板全面にタングステン膜１
４が堆積された後、フェリシアン化カリのアルカリ溶液
によるウェットエッチングでビアホール１２以外のタン
グステン膜１４とチタン膜１３を除去し、その後フッ酸
水溶液で表面を洗浄する（図４（ｆ）参照）。
ら図４（ｅ）の工程を経て基板全面にタングステン膜１
４が堆積された後、フェリシアン化カリのアルカリ溶液
によるウェットエッチングでビアホール１２以外のタン
グステン膜１４とチタン膜１３を除去し、その後フッ酸
水溶液で表面を洗浄する（図４（ｆ）参照）。
【００３４】続いて、層間絶縁膜１１上にアルミニウム
（Ａｌ）合金膜１５を堆積し（図４（ｇ）参照）、写真
製版、ドライエッチングにより、アルミニウム合金膜１
５をパターニングして上層配線１５を形成する（図４
（ｈ）参照）。
（Ａｌ）合金膜１５を堆積し（図４（ｇ）参照）、写真
製版、ドライエッチングにより、アルミニウム合金膜１
５をパターニングして上層配線１５を形成する（図４
（ｈ）参照）。
【００３５】上記した各実施の形態においては、埋め込
み導電材としてタングステン膜を用いたが、タングステ
ン膜以外に窒化チタン（ＴｉＮ）膜、多結晶シリコン
（Ｓｉ）膜などのような導電膜を用いても良い。また、
バリアメタル兼密着膜も実施の形態のチタン（Ｔｉ）膜
の他、窒化チタン（ＴｉＮ）、タングステンチタン（Ｔ
ｉＷ）などの高融点金属膜を用いても良い。そして、層
間絶縁膜としてＢＰＳＧ膜を用いたが、ＰＳＧ（リンシ
リコンガラス）膜やＢＳＧ（ホウ素シリコンガラス）
膜、高温酸化膜（ＨＴＯ）でもよく、さらにＳＯＧ（ス
ピンオングラス）との積層膜を用いても良い。
み導電材としてタングステン膜を用いたが、タングステ
ン膜以外に窒化チタン（ＴｉＮ）膜、多結晶シリコン
（Ｓｉ）膜などのような導電膜を用いても良い。また、
バリアメタル兼密着膜も実施の形態のチタン（Ｔｉ）膜
の他、窒化チタン（ＴｉＮ）、タングステンチタン（Ｔ
ｉＷ）などの高融点金属膜を用いても良い。そして、層
間絶縁膜としてＢＰＳＧ膜を用いたが、ＰＳＧ（リンシ
リコンガラス）膜やＢＳＧ（ホウ素シリコンガラス）
膜、高温酸化膜（ＨＴＯ）でもよく、さらにＳＯＧ（ス
ピンオングラス）との積層膜を用いても良い。
【００３６】
【発明の効果】上記したように、この発明の第１の発明
は、埋め込み導電膜形成後のエッチバック工程におい
て、ドライエッチ後に残った段差のきついところの残膜
をウェットエッチングにより除去することにより、埋め
込み導電材が絶縁膜表面に残らないようになり、信頼性
の高い半導体装置を提供することができる。
は、埋め込み導電膜形成後のエッチバック工程におい
て、ドライエッチ後に残った段差のきついところの残膜
をウェットエッチングにより除去することにより、埋め
込み導電材が絶縁膜表面に残らないようになり、信頼性
の高い半導体装置を提供することができる。
【００３７】また、この発明の第２の発明は、埋め込み
導電膜形成後のエッチバック工程において、接続孔以外
の導電膜をウェットエッチングにより除去することで埋
め込み導電材が絶縁膜表面に残らないようになり、信頼
性の高い半導体装置を提供することができる。
導電膜形成後のエッチバック工程において、接続孔以外
の導電膜をウェットエッチングにより除去することで埋
め込み導電材が絶縁膜表面に残らないようになり、信頼
性の高い半導体装置を提供することができる。
【図１】この発明の第１の実施の形態に係る半導体装置
の製造方法を工程別に示した断面図である。
の製造方法を工程別に示した断面図である。
【図２】この発明の第２の実施の形態に係る半導体装置
の製造方法を工程別に示した断面図である。
の製造方法を工程別に示した断面図である。
【図３】この発明の第３の実施の形態に係る半導体装置
の製造方法を工程別に示した断面図である。
の製造方法を工程別に示した断面図である。
【図４】この発明の第４の実施の形態に係る半導体装置
の製造方法を工程別に示した断面図である。
の製造方法を工程別に示した断面図である。
１ 基板 ３ ゲート電極 ４ ＢＰＳＧ膜（層間絶縁膜） ５ コンタクトホール ６ バリアメタル兼密着膜 ７ タングステン膜 ８ アルミニウム合金膜（配線）
Claims (2)
- 【請求項１】 絶縁膜を挟んで位置する上層配線と下層
配線との間を電気的に接続するために前記絶縁膜に形成
された接続孔に、埋め込み用導電材膜を設けた半導体装
置の製造方法であって、後で形成される配線と接続され
る下地基板上に絶縁膜を形成する工程と、前記絶縁膜に
パターンを施して接続孔を開ける工程と、前記下地基
板、前記絶縁膜の露出面上にバリアメタル膜または密着
膜を堆積する工程と、前記バリアメタルまたは密着膜上
に接続孔の埋め込み用導電材膜を堆積する工程と、前記
埋め込み用導電材膜にドライエッチングを施し、前記接
続孔内部以外の前記埋め込み用導電材膜を除去するエッ
チバック工程と、このエッチバック工程で除去しきれな
かった前記埋め込み用導電材膜の残渣及び前記バリアメ
タル膜または密着膜をウェットエッチングにより除去す
る工程と、前記絶縁膜上に上部配線膜を堆積し、パター
ンを施して配線を形成する工程と、を備えてなる半導体
装置の製造方法。 - 【請求項２】 絶縁膜を挟んで位置する上層配線と下層
配線との間を電気的に接続するために前記絶縁膜に形成
された接続孔に、埋め込み用導電材膜を設けた半導体装
置の製造方法であって、後で形成される配線と接続され
る下地基板上に絶縁膜を形成する工程と、前記絶縁膜に
パターンを施して接続孔を開ける工程と、前記下地基
板、前記絶縁膜の露出面上にバリアメタル膜または密着
膜を堆積する工程と、前記バリアメタルまたは密着膜上
に接続孔の埋め込み用導電材膜を堆積する工程と、前記
接続孔内部以外の前記埋め込み用導電材膜及び前記バリ
アメタル膜または密着膜をウェットエッチングにより除
去する工程と、前記絶縁膜上に上部配線膜を堆積し、パ
ターンを施して配線を形成する工程と、を備えてなる半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP893396A JPH09199591A (ja) | 1996-01-23 | 1996-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP893396A JPH09199591A (ja) | 1996-01-23 | 1996-01-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199591A true JPH09199591A (ja) | 1997-07-31 |
Family
ID=11706475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP893396A Pending JPH09199591A (ja) | 1996-01-23 | 1996-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199591A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043201A (ja) * | 2000-07-28 | 2002-02-08 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| KR100393967B1 (ko) * | 2000-12-29 | 2003-08-06 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
-
1996
- 1996-01-23 JP JP893396A patent/JPH09199591A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043201A (ja) * | 2000-07-28 | 2002-02-08 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| KR100393967B1 (ko) * | 2000-12-29 | 2003-08-06 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
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