JP2776960B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、絶縁領域で限界されたデバイス領域を一主
表面に隣接して有する半導体本体を準備し、その一主表
面上に流動性有機材料を被着して有機層を形成し、該有
機層上にマスク層を形成し、該マスク層の窓を通して前
記有機層をその下側のデバイス領域及び絶縁領域に対し
選択的にエッチングしてデバイス領域の接点領域を露出
する開口を形成し、導電材料を堆積して前記開口内に前
記接点領域と接触する導電ピラーを形成することにより
前記デバイス領域への電気接続を形成するようにした半
導体装置の製造方法に関するものである。
表面に隣接して有する半導体本体を準備し、その一主表
面上に流動性有機材料を被着して有機層を形成し、該有
機層上にマスク層を形成し、該マスク層の窓を通して前
記有機層をその下側のデバイス領域及び絶縁領域に対し
選択的にエッチングしてデバイス領域の接点領域を露出
する開口を形成し、導電材料を堆積して前記開口内に前
記接点領域と接触する導電ピラーを形成することにより
前記デバイス領域への電気接続を形成するようにした半
導体装置の製造方法に関するものである。
（従来の技術） このような方法は欧州特許出願（EP−Ａ）0195977号
に記載されている。これに記載されているように、有機
層を形成する流動性材料はポリイミド層とし、これを半
導体本体の前記一主表面上に回転塗布して比較的平坦な
表面が得られるようにする。酸化層をこのポリイミド層
上に設け、その上にホトレジスト層を設け、このホトレ
ジスト層を現像してマスク層を形成し、このマスク層を
通して有機層に湿式又は乾式エッチャントを用いてエッ
チングする。次いでタングステンをWF6及びH2を用いる
化学気相成長により選択的に堆積して有機層にエッチさ
れた開口内に導電ピラーを形成する。例えばリフトオフ
技術を用いて開口内に核形成層を設けてタングステン堆
積を促進させることもできる。導電ピラーの形成後にポ
リイミドの別の層を表面上に回転塗布し、上述した順次
の工程をくり返えす。前記欧州特許出願の第８図に示さ
れているように、２個以上のピラーを第２メタライズレ
ベルにより相互接続する必要がある場合には、第１ポリ
イミド層上にタングステンを選択的に堆積し得るように
するために該形成層が通常必要とされる。この電気接続
形成法は所望のメタライズレベル数に応じて１回以上く
り返えすことができる。
に記載されている。これに記載されているように、有機
層を形成する流動性材料はポリイミド層とし、これを半
導体本体の前記一主表面上に回転塗布して比較的平坦な
表面が得られるようにする。酸化層をこのポリイミド層
上に設け、その上にホトレジスト層を設け、このホトレ
ジスト層を現像してマスク層を形成し、このマスク層を
通して有機層に湿式又は乾式エッチャントを用いてエッ
チングする。次いでタングステンをWF6及びH2を用いる
化学気相成長により選択的に堆積して有機層にエッチさ
れた開口内に導電ピラーを形成する。例えばリフトオフ
技術を用いて開口内に核形成層を設けてタングステン堆
積を促進させることもできる。導電ピラーの形成後にポ
リイミドの別の層を表面上に回転塗布し、上述した順次
の工程をくり返えす。前記欧州特許出願の第８図に示さ
れているように、２個以上のピラーを第２メタライズレ
ベルにより相互接続する必要がある場合には、第１ポリ
イミド層上にタングステンを選択的に堆積し得るように
するために該形成層が通常必要とされる。この電気接続
形成法は所望のメタライズレベル数に応じて１回以上く
り返えすことができる。
また、特開昭61−107727号公報から、リフトオフ方法
を用いて半導体デバイス領域上に金属スタッドを形成
し、次いで絶縁材料を堆積してデバイスのスタッド間に
絶縁層を設けることが知られている。この特開昭61−10
7727号の方法では、リフトオフマスクの材料及びその形
成方法を半導体デバイス分離用の深い溝内の有機材料
（ポリイミドとすることができる）を浸食しないものと
する必要がある。従って、この特開昭61−107727号はリ
フトオフマスクの形成にジアゾレジストのようなフォト
レジストを使用する。ジアゾレジストの使用により、フ
ォトレジストリフトオフ層に開けた開口が分離用溝内の
有機絶縁材料とオーバーラップし該有機絶縁材料を露出
させる場合でも、溝内の有機絶縁材料を浸食することな
くリフトオフマスクパターンを形成することが可能にな
る。導電材料の堆積後に、フォトレジストを除去してこ
のレジスト上に位置する導電材料の不要部分をリフトオ
フし、残存する導電材料で半導体デバイス領域と接触す
る金属スタッドを形成し、次いで二酸化シリコンの層を
堆積してこれらの金属コンタクトスタッド間を絶縁す
る。従って、この方法ではフォトレジストをリフトオフ
マスクとして用いて金属スタッドを形成している。
を用いて半導体デバイス領域上に金属スタッドを形成
し、次いで絶縁材料を堆積してデバイスのスタッド間に
絶縁層を設けることが知られている。この特開昭61−10
7727号の方法では、リフトオフマスクの材料及びその形
成方法を半導体デバイス分離用の深い溝内の有機材料
（ポリイミドとすることができる）を浸食しないものと
する必要がある。従って、この特開昭61−107727号はリ
フトオフマスクの形成にジアゾレジストのようなフォト
レジストを使用する。ジアゾレジストの使用により、フ
ォトレジストリフトオフ層に開けた開口が分離用溝内の
有機絶縁材料とオーバーラップし該有機絶縁材料を露出
させる場合でも、溝内の有機絶縁材料を浸食することな
くリフトオフマスクパターンを形成することが可能にな
る。導電材料の堆積後に、フォトレジストを除去してこ
のレジスト上に位置する導電材料の不要部分をリフトオ
フし、残存する導電材料で半導体デバイス領域と接触す
る金属スタッドを形成し、次いで二酸化シリコンの層を
堆積してこれらの金属コンタクトスタッド間を絶縁す
る。従って、この方法ではフォトレジストをリフトオフ
マスクとして用いて金属スタッドを形成している。
また、特開昭54−760176号公報から、リフトオフ処理
にポリイミド層を用いて絶縁ゲート電界効果トランジス
タ（MIS−FET）のポリシリコンゲートを形成することが
知られている。この方法では、フィールド酸化物領域間
に薄いゲート酸化物層を形成し、次にこのゲート酸化物
層とフィールド酸化物領域を窒化シリコン層で覆う。次
に、ポリイミド層を窒化シリコン層上に堆積し、このポ
リイミド層と窒化シリコン層の両層をパターン化してゲ
ートを形成すべき区域に窓を形成する。次に、ドープポ
リシリコンをこのポリイミド層の上及び窓内に堆積す
る。次に、ポリイミド層を除去してこのポリイミド層上
に位置するポリシリコン材料をリフトオフし、ゲート酸
化物層上に位置するポリシリコンゲートを残存させる。
次に、露出しているポリシリコンゲートを熱酸化処理し
て酸化物で覆い、その後に窒化シリコン層を除去する。
次に燐珪酸ガラスを堆積し、これに接点窓を形成する。
最後に、メタライズ層を堆積してこれらの窓を経てソー
ス、ドレイン及びゲートと接触する金属接点を形成す
る。従って、この方法では、デバイス領域への金属接点
を、絶縁層として燐珪酸ガラスを用い、これに接点窓を
形成して設けている。
にポリイミド層を用いて絶縁ゲート電界効果トランジス
タ（MIS−FET）のポリシリコンゲートを形成することが
知られている。この方法では、フィールド酸化物領域間
に薄いゲート酸化物層を形成し、次にこのゲート酸化物
層とフィールド酸化物領域を窒化シリコン層で覆う。次
に、ポリイミド層を窒化シリコン層上に堆積し、このポ
リイミド層と窒化シリコン層の両層をパターン化してゲ
ートを形成すべき区域に窓を形成する。次に、ドープポ
リシリコンをこのポリイミド層の上及び窓内に堆積す
る。次に、ポリイミド層を除去してこのポリイミド層上
に位置するポリシリコン材料をリフトオフし、ゲート酸
化物層上に位置するポリシリコンゲートを残存させる。
次に、露出しているポリシリコンゲートを熱酸化処理し
て酸化物で覆い、その後に窒化シリコン層を除去する。
次に燐珪酸ガラスを堆積し、これに接点窓を形成する。
最後に、メタライズ層を堆積してこれらの窓を経てソー
ス、ドレイン及びゲートと接触する金属接点を形成す
る。従って、この方法では、デバイス領域への金属接点
を、絶縁層として燐珪酸ガラスを用い、これに接点窓を
形成して設けている。
（発明が解決しようとする課題） 頭書に記載されたタイプの半導体装置の製造方法は、
回転塗布したポリイミド層により導電ピラーを互に絶縁
して所望の電気接続のみを与えるものである。しかし、
ポリイミドはクラッキングや汚染を受けやすく、十分に
良好な絶縁を与えることができないために例えば短絡が
起り得る。
回転塗布したポリイミド層により導電ピラーを互に絶縁
して所望の電気接続のみを与えるものである。しかし、
ポリイミドはクラッキングや汚染を受けやすく、十分に
良好な絶縁を与えることができないために例えば短絡が
起り得る。
本発明の目的はデバイス領域への良好な電気接続を、
上述した問題を生じることなくもしくは少なくとも軽減
しながら達成し得る頭書に記載のタイプの半導体装置の
製造方法を提供することにある。
上述した問題を生じることなくもしくは少なくとも軽減
しながら達成し得る頭書に記載のタイプの半導体装置の
製造方法を提供することにある。
（課題を解決するための手段） 本発明は、絶縁領域で限界されたデバイス領域を一表
面主に隣接して有する半導体本体を準備し、その一主表
面上に流動性有機材料を被着して有機層を形成し、該有
機層上にマスク層を形成し、該マスク層の窓を通して前
記有機層をその下側のデバイス領域及び絶縁領域に対し
選択的にエッチングしてデバイス領域の接点領域を露出
する開口を形成し、導電材料を堆積して前記開口内に前
記接点領域と接触する導電ピラーを形成することにより
前記デバイス領域への電気接続を形成するようにした半
導体装置の製造方法において、更に前記有機層を除去し
て前記導電ピラーを露出させ、絶縁材料の層を設けて前
記導電ピラーを覆い、この絶縁層を前記導電ピラーの上
表面が露出するまでエッチングし、導電材料を堆積して
導電ピラーに接触させることを特徴とする。
面主に隣接して有する半導体本体を準備し、その一主表
面上に流動性有機材料を被着して有機層を形成し、該有
機層上にマスク層を形成し、該マスク層の窓を通して前
記有機層をその下側のデバイス領域及び絶縁領域に対し
選択的にエッチングしてデバイス領域の接点領域を露出
する開口を形成し、導電材料を堆積して前記開口内に前
記接点領域と接触する導電ピラーを形成することにより
前記デバイス領域への電気接続を形成するようにした半
導体装置の製造方法において、更に前記有機層を除去し
て前記導電ピラーを露出させ、絶縁材料の層を設けて前
記導電ピラーを覆い、この絶縁層を前記導電ピラーの上
表面が露出するまでエッチングし、導電材料を堆積して
導電ピラーに接触させることを特徴とする。
ここで、「流動性有機材料」とは例えば酸素含有プラ
ズマ中で容易にエッチングし得る任意の適当な炭素含有
ポリマーを意味するものと理解されたい。
ズマ中で容易にエッチングし得る任意の適当な炭素含有
ポリマーを意味するものと理解されたい。
本発明の方法を用いれば、ポリイミドのような流動性
有機材料を用いる利点、即ち流動性有機絶縁材料を用い
ることによって接点孔又は開口を下側デバイス領域及び
絶縁領域に対し高い（一般にほぼ無限大の）選択性でエ
ッチングすることができるために接点孔又は開口のエッ
チングによる下側領域の不所望な除去がもしあっても極
く僅かであるという利点を得ることができると共に、ポ
リイミドのような流動性材料を絶縁層として用いる際に
起り得るクラッキング及び／又は汚染の問題を除去もし
くは少くとも軽減することができ、接点孔又は開口を絶
縁ゲート又はフィールド酸化物上にオーバーラップさせ
ることが、例えば絶縁ゲートと導電ピラーに接触された
デバイス領域との間の不所望な短絡を生ずる惧れなしに
実施可能になる。
有機材料を用いる利点、即ち流動性有機絶縁材料を用い
ることによって接点孔又は開口を下側デバイス領域及び
絶縁領域に対し高い（一般にほぼ無限大の）選択性でエ
ッチングすることができるために接点孔又は開口のエッ
チングによる下側領域の不所望な除去がもしあっても極
く僅かであるという利点を得ることができると共に、ポ
リイミドのような流動性材料を絶縁層として用いる際に
起り得るクラッキング及び／又は汚染の問題を除去もし
くは少くとも軽減することができ、接点孔又は開口を絶
縁ゲート又はフィールド酸化物上にオーバーラップさせ
ることが、例えば絶縁ゲートと導電ピラーに接触された
デバイス領域との間の不所望な短絡を生ずる惧れなしに
実施可能になる。
更に、本発明の方法を用いると潜在的なアライメント
の問題が軽減される。その理由は、導電ピラーに接触す
る導電材料をピラー上に直接堆積し、次いでこれを所要
に応じパターン化してピラーとの良好な電気接続を得る
ことができるためである。
の問題が軽減される。その理由は、導電ピラーに接触す
る導電材料をピラー上に直接堆積し、次いでこれを所要
に応じパターン化してピラーとの良好な電気接続を得る
ことができるためである。
半導体装置がシリコンデバイスであり且つ選択的に堆
積する導電材料がタングステンである場合には、アモル
ファスシリコン又はチタン−タングステン合金のような
核形成層を、流動性有機材料の被着前に一主表面上に設
けて接点領域上の導電ピラーを成長を、接点領域の本来
の材料と無関係に容易にすることができる。この際、有
機層の除去後に核形成層の露出部分を除去することがで
きるために不所望な電気的短絡の惧れを増大することも
ない。
積する導電材料がタングステンである場合には、アモル
ファスシリコン又はチタン−タングステン合金のような
核形成層を、流動性有機材料の被着前に一主表面上に設
けて接点領域上の導電ピラーを成長を、接点領域の本来
の材料と無関係に容易にすることができる。この際、有
機層の除去後に核形成層の露出部分を除去することがで
きるために不所望な電気的短絡の惧れを増大することも
ない。
一般に、本発明の方法においては、マスク層を酸化シ
リコン、窒化シリコン、ホウ素リンケイ酸ガラス及びス
ピン・オン・ガラスから成る群から選ばれた１つの材料
の層として形成し、有機層をこのマスク層を通して反応
性イオンエッチング法を用いてエッチングし、接点領域
を露出する開口を精密に画成すると共に垂直側壁を有す
るようにする。このような開口の特性は開口又は接点孔
を１μｍ以下の幅又は直径にする超大規模集積回路に対
して特に重要である。
リコン、窒化シリコン、ホウ素リンケイ酸ガラス及びス
ピン・オン・ガラスから成る群から選ばれた１つの材料
の層として形成し、有機層をこのマスク層を通して反応
性イオンエッチング法を用いてエッチングし、接点領域
を露出する開口を精密に画成すると共に垂直側壁を有す
るようにする。このような開口の特性は開口又は接点孔
を１μｍ以下の幅又は直径にする超大規模集積回路に対
して特に重要である。
絶縁材料は、酸化シリコンの層を堆積し、この酸化シ
リコン層上にレジスト層を平坦な表面になるまで設け、
次いでこれら酸化シリコン及びレジスト層を同一の速度
でエッチングして導電ピラーの上表面が露出するときほ
ぼ平坦な表面の酸化シリコン層が残存するようにして設
けることができ、このようにするとポリイミドのような
流動性有機材料よりも汚染やクラッキングを生じにくい
良好な絶縁特性を有する絶縁材料からほぼ平坦な絶縁層
を設けることができる。
リコン層上にレジスト層を平坦な表面になるまで設け、
次いでこれら酸化シリコン及びレジスト層を同一の速度
でエッチングして導電ピラーの上表面が露出するときほ
ぼ平坦な表面の酸化シリコン層が残存するようにして設
けることができ、このようにするとポリイミドのような
流動性有機材料よりも汚染やクラッキングを生じにくい
良好な絶縁特性を有する絶縁材料からほぼ平坦な絶縁層
を設けることができる。
（実施例） 以下、図面を参照して本発明の実施例につき説明す
る。
る。
各図は略図であって、正しいスケールで描いていない
点に注意されたい。特に層や領域の厚さのような所定の
寸法を他の寸法より著しく拡大してある。または全図を
通して同一もしくは類似の部分は同一の符号で示してあ
る。
点に注意されたい。特に層や領域の厚さのような所定の
寸法を他の寸法より著しく拡大してある。または全図を
通して同一もしくは類似の部分は同一の符号で示してあ
る。
第１〜５図には、一主表面1aに隣接して絶縁領域9,12
a,12bで限界されたデバイス領域3,4を有する半導体本体
１を用意し、その一主表面上に流動性有機材料を被着し
て有機層20を形成し、この有機層20上にマスク層30を形
成し、このマスク層30の窓31を通して有機層20をその下
側のデバイス領域及び絶縁領域に対し選択的にエッチン
グしてデバイス領域3,4の接点領域11を露出させる開口2
1を形成し、導電材料、例えばタングステンを堆積して
開口21内に接点領域11と接触する導電ピラー40（第２
図）を形成することによりデバイス領域への電気接続を
与えるようにした半導体装置の製造方法が示されてい
る。
a,12bで限界されたデバイス領域3,4を有する半導体本体
１を用意し、その一主表面上に流動性有機材料を被着し
て有機層20を形成し、この有機層20上にマスク層30を形
成し、このマスク層30の窓31を通して有機層20をその下
側のデバイス領域及び絶縁領域に対し選択的にエッチン
グしてデバイス領域3,4の接点領域11を露出させる開口2
1を形成し、導電材料、例えばタングステンを堆積して
開口21内に接点領域11と接触する導電ピラー40（第２
図）を形成することによりデバイス領域への電気接続を
与えるようにした半導体装置の製造方法が示されてい
る。
本発明においては、この製造方法において、更に、第
３図に示すように、有機層20を除去して導電ピラー40を
露出させ、ピラー40上に絶縁材料の層50を設け、この絶
縁層をエッチングしてピラーの上面41を露出させ、導電
材料60を堆積してピラー40に接続させる。
３図に示すように、有機層20を除去して導電ピラー40を
露出させ、ピラー40上に絶縁材料の層50を設け、この絶
縁層をエッチングしてピラーの上面41を露出させ、導電
材料60を堆積してピラー40に接続させる。
本発明方法を用いると、ポリイミドのような流動性有
機材料を使用する利点、即ち流動性有機材料を用いるこ
とによって接点孔又は開口21を高い選択性で（実際には
無限の選択性で）エッチングすることができるために接
点孔又は開口21のエッチングによる下側デバイス領域及
び絶縁領域の不所望な除去がもしあっても極く僅かであ
るという利点を、ポリイミドのような流動性材料を絶縁
層として用いる際に起り得るクラッキング及び／又は汚
染の問題を除去もしくは少くとも軽減しながら得ること
ができる。
機材料を使用する利点、即ち流動性有機材料を用いるこ
とによって接点孔又は開口21を高い選択性で（実際には
無限の選択性で）エッチングすることができるために接
点孔又は開口21のエッチングによる下側デバイス領域及
び絶縁領域の不所望な除去がもしあっても極く僅かであ
るという利点を、ポリイミドのような流動性材料を絶縁
層として用いる際に起り得るクラッキング及び／又は汚
染の問題を除去もしくは少くとも軽減しながら得ること
ができる。
第１図に戻り更に詳しく説明すると、この半導体装置
は一主表面1aに隣接して一導電型（本例ではｐ導電型）
の比較的低ドープの領域２を有する単結晶シリコン半導
体本体１を具え、その領域２内には反対導電型（本例で
はｎ導電型）の高ドープデバイス領域3,4が一主表面1a
に隣接して設けられている。２つのデバイス領域3,4の
みを第１図に示してあるが、半導体本体１はもっと多く
のこのようなデバイス領域を有することができる。本例
では、デバイス領域3,4は一主表面1a上に設けられた絶
縁ゲート構造５と関連して絶縁ゲート電界効果トランジ
スタ（IGFET）を構成する。上述デバイス領域3,4はｎ導
電型であるためｎチャネルIGFETを構成する。しかし、
当業者に明らかなように、半導体本体はｐチャネルIGFE
Tも含み、CMOS集積回路を構成するものとすることもで
き、この場合ｐチャネルIGFETはｎ導電型ウェル内に設
けられたｐ導電型デバイス領域と、関連の絶縁ゲートと
で構成する。
は一主表面1aに隣接して一導電型（本例ではｐ導電型）
の比較的低ドープの領域２を有する単結晶シリコン半導
体本体１を具え、その領域２内には反対導電型（本例で
はｎ導電型）の高ドープデバイス領域3,4が一主表面1a
に隣接して設けられている。２つのデバイス領域3,4の
みを第１図に示してあるが、半導体本体１はもっと多く
のこのようなデバイス領域を有することができる。本例
では、デバイス領域3,4は一主表面1a上に設けられた絶
縁ゲート構造５と関連して絶縁ゲート電界効果トランジ
スタ（IGFET）を構成する。上述デバイス領域3,4はｎ導
電型であるためｎチャネルIGFETを構成する。しかし、
当業者に明らかなように、半導体本体はｐチャネルIGFE
Tも含み、CMOS集積回路を構成するものとすることもで
き、この場合ｐチャネルIGFETはｎ導電型ウェル内に設
けられたｐ導電型デバイス領域と、関連の絶縁ゲートと
で構成する。
上述の装置は半導体本体１内に、慣例のシリコン局部
酸化（LOCOS）技術によりフィールド酸化物パターン
（第１図にこの絶縁領域９の一部を示してある）を形成
後に、慣例の如く表面1a上にゲート酸化層を成長させ次
いでこのゲート酸化層上にドープ多結晶シリコン層を堆
積して絶縁ゲート５を形成することにより形成すること
ができる。ドープポリシリコンを例えば酸化シリコン及
び／又は窒化シリコンの絶縁領域12aにより局部的にキ
ャップする。慣例のフォトリソグラフィ及びエッチング
技術によりパターニングして絶縁ゲート５を限界した後
に、デバイス領域3,4の低ドープ延長領域3a,4aを、絶縁
ゲート５及びフィールド酸化物パターン９をマスクとし
て用いて自己整合法により形成する。
酸化（LOCOS）技術によりフィールド酸化物パターン
（第１図にこの絶縁領域９の一部を示してある）を形成
後に、慣例の如く表面1a上にゲート酸化層を成長させ次
いでこのゲート酸化層上にドープ多結晶シリコン層を堆
積して絶縁ゲート５を形成することにより形成すること
ができる。ドープポリシリコンを例えば酸化シリコン及
び／又は窒化シリコンの絶縁領域12aにより局部的にキ
ャップする。慣例のフォトリソグラフィ及びエッチング
技術によりパターニングして絶縁ゲート５を限界した後
に、デバイス領域3,4の低ドープ延長領域3a,4aを、絶縁
ゲート５及びフィールド酸化物パターン９をマスクとし
て用いて自己整合法により形成する。
次に、酸化シリコン又は窒化シリコン層12を慣例の化
学気相成長技術により堆積し、次いでこの層を適当な既
知の異方性エッチング処理を用いてエッチングし、第１
図に示すように、絶縁ゲート５の側壁上に、絶縁キャッ
プ領域12aと相まって絶縁ゲート５を被覆するスペーサ
領域12bを形成して、次のメタライゼーションによる絶
縁ゲート５とデバイス領域3,4との間の不所望な短絡を
防止すると共にデバイス領域3,4の接点領域11を露出さ
せる。第１図に示す絶縁ゲート５は局部絶縁キャップ領
域12aと絶縁スペーサ領域12bとにより被覆されている。
しかし、装置の他の絶縁ゲート（図示せず）には絶縁キ
ャップ領域12aを設けないこともできる。
学気相成長技術により堆積し、次いでこの層を適当な既
知の異方性エッチング処理を用いてエッチングし、第１
図に示すように、絶縁ゲート５の側壁上に、絶縁キャッ
プ領域12aと相まって絶縁ゲート５を被覆するスペーサ
領域12bを形成して、次のメタライゼーションによる絶
縁ゲート５とデバイス領域3,4との間の不所望な短絡を
防止すると共にデバイス領域3,4の接点領域11を露出さ
せる。第１図に示す絶縁ゲート５は局部絶縁キャップ領
域12aと絶縁スペーサ領域12bとにより被覆されている。
しかし、装置の他の絶縁ゲート（図示せず）には絶縁キ
ャップ領域12aを設けないこともできる。
絶縁スペーサ領域12bの形成後に、デバイス領域3,4の
高ドープ領域3b,4bを、絶縁ゲート５、スペーサ領域12b
及びフィールド酸化物領域９をマスクとして用いて慣例
の自己整合法で形成する。
高ドープ領域3b,4bを、絶縁ゲート５、スペーサ領域12b
及びフィールド酸化物領域９をマスクとして用いて慣例
の自己整合法で形成する。
デバイス領域3,4へのオーム接触を改善するために、
シリサイド領域８、例えばチタン又はコバルトシリサイ
ドをデバイス領域3,4の表面に、既知のようにチタン又
はコバルス層を露出シリコン表面上に堆積し加熱するこ
とにより形成することができる。
シリサイド領域８、例えばチタン又はコバルトシリサイ
ドをデバイス領域3,4の表面に、既知のようにチタン又
はコバルス層を露出シリコン表面上に堆積し加熱するこ
とにより形成することができる。
次に、流動性材料を一主表面1a上に平均した厚さに回
転塗布して本例ではポリイミドの層20を設ける。この層
の厚さは表面構造により決まること勿論である。本例で
は、絶縁ゲート５のピッチが約1.2μｍ、その幅が約0.5
5μｍ、絶縁ゲート５とこれを覆う絶縁キャップペ領域1
2aにより形成される段差の高さが約0.5μｍ（絶縁キャ
ップ領域12aの厚さは約0.2μｍ）である場合、ポリイミ
ド層20を約0.7μｍの厚さにすることができる。ポリイ
ミド層20は例えば400℃で約30分間硬化させる。
転塗布して本例ではポリイミドの層20を設ける。この層
の厚さは表面構造により決まること勿論である。本例で
は、絶縁ゲート５のピッチが約1.2μｍ、その幅が約0.5
5μｍ、絶縁ゲート５とこれを覆う絶縁キャップペ領域1
2aにより形成される段差の高さが約0.5μｍ（絶縁キャ
ップ領域12aの厚さは約0.2μｍ）である場合、ポリイミ
ド層20を約0.7μｍの厚さにすることができる。ポリイ
ミド層20は例えば400℃で約30分間硬化させる。
次にマスク層30を低温度で堆積する。マスク層30は低
温酸化物とすることができ、例えば慣例の低温（約300
〜350℃）プラズマエンハンス化学気相成長法（PECVD）
により形成される低温ホウ素リンケイ酸ガラス、酸化シ
リコン又は窒化シリコンとすることができる。或は又、
スピン・オン・ガラスを用いてマスク層30を形成するこ
ともできる。
温酸化物とすることができ、例えば慣例の低温（約300
〜350℃）プラズマエンハンス化学気相成長法（PECVD）
により形成される低温ホウ素リンケイ酸ガラス、酸化シ
リコン又は窒化シリコンとすることができる。或は又、
スピン・オン・ガラスを用いてマスク層30を形成するこ
ともできる。
マスク層30は慣例のフォトリソグラフィ及びフッ素ベ
ースのドライエッチング技術を用いてパターン化して接
点領域11の上方に窓31を形成する。
ースのドライエッチング技術を用いてパターン化して接
点領域11の上方に窓31を形成する。
次に、第１図に仮想線で示すように、窓31で露出され
たポリイミド絶縁層20を適当な異方性エッチング処理に
よりエッチングして接点領域11を露出する開口21を形成
する。本例では、少量のフッ素を付加した酸素８プラズ
マを用いる反応性イオンエッチング技術を用いてエッチ
速度を高めると共にポリマ残留を阻止又は少くとも減少
させる。使用するフッ素の量はマスク層30に対し有機層
20の良好なエッチ選択度が維持されるように調整する。
たポリイミド絶縁層20を適当な異方性エッチング処理に
よりエッチングして接点領域11を露出する開口21を形成
する。本例では、少量のフッ素を付加した酸素８プラズ
マを用いる反応性イオンエッチング技術を用いてエッチ
速度を高めると共にポリマ残留を阻止又は少くとも減少
させる。使用するフッ素の量はマスク層30に対し有機層
20の良好なエッチ選択度が維持されるように調整する。
次に、タングステンを露出シリコン上又はシリサイド
表面領域上に堆積するがマスク層30上には堆積しない選
択堆積技術を用いて開口21をタングステンで満たして導
電ピラー40を形成する。タングステンは例えばEP−Ａ−
0195977号に開示されているWF6及びH2を用いる又はWF6
及びシランを用いる適当な化学気相成長法により堆積す
ることができる。
表面領域上に堆積するがマスク層30上には堆積しない選
択堆積技術を用いて開口21をタングステンで満たして導
電ピラー40を形成する。タングステンは例えばEP−Ａ−
0195977号に開示されているWF6及びH2を用いる又はWF6
及びシランを用いる適当な化学気相成長法により堆積す
ることができる。
或は又、非選択又はブランケット堆積法を用いること
もでき、この場合には堆積したタングステン層を有機層
20が露出するまでエッチバックし、開口21内の導電ピラ
ー40を残存させる。この方法は、選択堆積の場合に形成
されるいわゆる“ネイルヘッド”のない一層均一なピラ
ー形状が得られる利点を有する。タングステン以外の導
電材料を用いて導電ピラー40を形成し得ること勿論であ
る。
もでき、この場合には堆積したタングステン層を有機層
20が露出するまでエッチバックし、開口21内の導電ピラ
ー40を残存させる。この方法は、選択堆積の場合に形成
されるいわゆる“ネイルヘッド”のない一層均一なピラ
ー形状が得られる利点を有する。タングステン以外の導
電材料を用いて導電ピラー40を形成し得ること勿論であ
る。
絶縁スペーサ領域12bの表面上にタングステンピラー
の成長を得るためには、核形成層13（仮想線で図示して
ある）、例えばアモルファスシリコン又はチタン−タン
グステン合金の層を流動性有機層20の塗布前に基板10上
に堆積することができる。斯る核形成層は接点領域11へ
のタングステンの成長も助長する。
の成長を得るためには、核形成層13（仮想線で図示して
ある）、例えばアモルファスシリコン又はチタン−タン
グステン合金の層を流動性有機層20の塗布前に基板10上
に堆積することができる。斯る核形成層は接点領域11へ
のタングステンの成長も助長する。
層20の形成にポリイミドのような流動性有機材料を用
いることは、有機層の表面がほぼ平坦又は平面になるこ
とを意味し、更に導電ピラーをブランケット堆積技術で
形成する場合にはこれらピラーがほぼ平坦な表面上に位
置する上表面41を有するようになることを意味する。し
かし、ポリイミドはクラッキングや汚染を受けやすく、
そのため十分に良好な絶縁層を形成し得ない。そこで、
タングステンの選択堆積により導電８ピラー40を形成し
た後に、HF溶液を用いる湿式化学エッチング又はフッ素
雰囲気中のプラズマエッチングを用いてマスク層30を除
去すると共に、例えば酸素プラズマエッチングプロセス
又はHNO3,H2N2を用いる湿式化学エッチングを用いてポ
リイミド層20を除去する。このエッチング処理はポリイ
ミドをタングステンピラー40及び酸化物に対し高い選択
性で除去することができる利点を有する。
いることは、有機層の表面がほぼ平坦又は平面になるこ
とを意味し、更に導電ピラーをブランケット堆積技術で
形成する場合にはこれらピラーがほぼ平坦な表面上に位
置する上表面41を有するようになることを意味する。し
かし、ポリイミドはクラッキングや汚染を受けやすく、
そのため十分に良好な絶縁層を形成し得ない。そこで、
タングステンの選択堆積により導電８ピラー40を形成し
た後に、HF溶液を用いる湿式化学エッチング又はフッ素
雰囲気中のプラズマエッチングを用いてマスク層30を除
去すると共に、例えば酸素プラズマエッチングプロセス
又はHNO3,H2N2を用いる湿式化学エッチングを用いてポ
リイミド層20を除去する。このエッチング処理はポリイ
ミドをタングステンピラー40及び酸化物に対し高い選択
性で除去することができる利点を有する。
核形成層又は接着層13が設けられている場合には、ポ
リイミド層20の除去後にその露出部分を慣例の方法で除
去する。このようにポリイミド層20を除去することによ
り、全表面上、特に絶縁スペーサ領域12b、絶縁キャッ
プ領域12a及びフィールド酸化物絶縁領域９上を延在す
る核形成層13を使用してタングステンをシリコン酸化物
のような絶縁材料上に成長させ、導電ピラー40を隣接絶
縁材料上にオーバラップさせることが、ポリイミド層20
及び従って必然的に核形成層30を導電ピラー40の形成後
もそのまま存在させる場合に発生し得る短絡を生ずる惧
れなしに実施できるようになる。第３図はポリイミド絶
縁層20の除去後の構造を示し、導電ピラー40の下に核形
成層の残存部分が13aが存在する。
リイミド層20の除去後にその露出部分を慣例の方法で除
去する。このようにポリイミド層20を除去することによ
り、全表面上、特に絶縁スペーサ領域12b、絶縁キャッ
プ領域12a及びフィールド酸化物絶縁領域９上を延在す
る核形成層13を使用してタングステンをシリコン酸化物
のような絶縁材料上に成長させ、導電ピラー40を隣接絶
縁材料上にオーバラップさせることが、ポリイミド層20
及び従って必然的に核形成層30を導電ピラー40の形成後
もそのまま存在させる場合に発生し得る短絡を生ずる惧
れなしに実施できるようになる。第３図はポリイミド絶
縁層20の除去後の構造を示し、導電ピラー40の下に核形
成層の残存部分が13aが存在する。
次に、第４図に示すように、別の絶縁層50を設けて一
主表面1a上の全構造を覆う。本例ではこの別の絶縁層50
を最初に表面の輪郭によくなじむ絶縁材料、例えばテト
ラ−エチル−オルソ−シリケート（TEOS）の層51を堆積
し、次いでフォトレジスト層52を塗布して形成する。こ
のフォトレジスト層は流動性としてほぼ平坦な表面52a
が得られるようにする。次にこの別の絶縁層50をフォト
レジスト層及び酸化シリコン層を略同一の速度でエッチ
ングするCF4/O2プラズマのようなエンチャントを用いて
ピラー40の上表面41までエッチバックする。第４図の破
線53はこのエッチバック処理後の別の絶縁層50の表面を
示す。このようにエッチバック処理によりフォトレジス
ト層52を完全に除去し、導電ピラー40が絶縁層51の残存
部分51aにより限界されると共に絶縁されたほぼ平坦な
表面を得ると共に、ポリイミドを絶縁材料として用いる
際に生じ得るクラッキング及び汚染の問題を除去又は少
くとも軽減させる。次に導電材料60、例えばアルミニウ
ムを堆積して導電ピラー40に接触させる。次に導電材料
60を慣例のフォトソグラフィ及びエッチング処理を用い
てパターン化して導電ピラー間の所望の電気接続を形成
する。
主表面1a上の全構造を覆う。本例ではこの別の絶縁層50
を最初に表面の輪郭によくなじむ絶縁材料、例えばテト
ラ−エチル−オルソ−シリケート（TEOS）の層51を堆積
し、次いでフォトレジスト層52を塗布して形成する。こ
のフォトレジスト層は流動性としてほぼ平坦な表面52a
が得られるようにする。次にこの別の絶縁層50をフォト
レジスト層及び酸化シリコン層を略同一の速度でエッチ
ングするCF4/O2プラズマのようなエンチャントを用いて
ピラー40の上表面41までエッチバックする。第４図の破
線53はこのエッチバック処理後の別の絶縁層50の表面を
示す。このようにエッチバック処理によりフォトレジス
ト層52を完全に除去し、導電ピラー40が絶縁層51の残存
部分51aにより限界されると共に絶縁されたほぼ平坦な
表面を得ると共に、ポリイミドを絶縁材料として用いる
際に生じ得るクラッキング及び汚染の問題を除去又は少
くとも軽減させる。次に導電材料60、例えばアルミニウ
ムを堆積して導電ピラー40に接触させる。次に導電材料
60を慣例のフォトソグラフィ及びエッチング処理を用い
てパターン化して導電ピラー間の所望の電気接続を形成
する。
第６図は、導電材料60をパターン化して図示の２つの
導電ピラーに接触する別々の導電トラック60a,60bを形
成して成る構造を示す。斯る構造は、例えば図示のデバ
イス領域３及び４が同一のIGFETのソース及びドレイン
領域を形成する場合に好適である。
導電ピラーに接触する別々の導電トラック60a,60bを形
成して成る構造を示す。斯る構造は、例えば図示のデバ
イス領域３及び４が同一のIGFETのソース及びドレイン
領域を形成する場合に好適である。
第６図に示すように、メタライズレベル60を別の絶縁
層、例えば化学気相成長により堆積される酸化シリコン
層70で被覆し、次いでこの層70をパターン化して次のメ
タライズレベルをメタライズレベル60に接触させるため
の開口71（図には１個のみを示す）を形成する。次に、
第１〜５図につき上述した方法を用いて２つのメタライ
ズレベルの所望の導電トラック間の電気接続を形成する
ために、第６図に示すように、ポリイミド層20a及びマ
スク層30aを別の絶縁層70の表面上に設け、導電ピラー4
0aを開口71内に形成する。次いで上述の方法を第１〜５
図に示す基板10の代りに第６図に示す基板10aに対し第
３〜５図につき述べたようにして進める。上述の方法は
更に他のメタライズレベルに対しくり返えすことができ
る。
層、例えば化学気相成長により堆積される酸化シリコン
層70で被覆し、次いでこの層70をパターン化して次のメ
タライズレベルをメタライズレベル60に接触させるため
の開口71（図には１個のみを示す）を形成する。次に、
第１〜５図につき上述した方法を用いて２つのメタライ
ズレベルの所望の導電トラック間の電気接続を形成する
ために、第６図に示すように、ポリイミド層20a及びマ
スク層30aを別の絶縁層70の表面上に設け、導電ピラー4
0aを開口71内に形成する。次いで上述の方法を第１〜５
図に示す基板10の代りに第６図に示す基板10aに対し第
３〜５図につき述べたようにして進める。上述の方法は
更に他のメタライズレベルに対しくり返えすことができ
る。
有機層20の使用により接点孔又は開口21を下側デバイ
ス領域3,4及び絶縁領域12a,12b,9に対し極めて高い選択
性（実際には無限大の選択性）でエッチングし得るた
め、接点孔又は開口21の形成中に極めて僅かな下側材料
がエッチングされるだけとし得る。核形成層13を有機層
20の下側に設けて導電ピラー40を隣接絶縁材料上にも成
長させることができる。これは、ピラーをこのように形
成しても、有機層20の除去後に核形成層13の露出部分を
除去して短絡が起り得ないようにすることができるため
である。このように、接点孔21を形成するのに用いる上
述の方法は下側デバイス領域及びゲート又はフィールド
絶縁領域を侵さないと共に、絶縁材料上への導電材料の
成長を容易にするため、導電ピラー40をフィールド酸化
物絶縁領域９又は絶縁領域12a,12b上に延在又はオーバ
ラップさせることが、ピラー40に接触されたデバイス領
域3,4と例えば絶縁ゲート５又はフールド酸化物９上の
接続導体（図示せず）との間の不所望な短絡の惧れなし
にできるようになる。従って上述の方法は慣例の方法よ
りも接点孔又は開口21のミスアライメントに対するトレ
ランスが大きくなる。
ス領域3,4及び絶縁領域12a,12b,9に対し極めて高い選択
性（実際には無限大の選択性）でエッチングし得るた
め、接点孔又は開口21の形成中に極めて僅かな下側材料
がエッチングされるだけとし得る。核形成層13を有機層
20の下側に設けて導電ピラー40を隣接絶縁材料上にも成
長させることができる。これは、ピラーをこのように形
成しても、有機層20の除去後に核形成層13の露出部分を
除去して短絡が起り得ないようにすることができるため
である。このように、接点孔21を形成するのに用いる上
述の方法は下側デバイス領域及びゲート又はフィールド
絶縁領域を侵さないと共に、絶縁材料上への導電材料の
成長を容易にするため、導電ピラー40をフィールド酸化
物絶縁領域９又は絶縁領域12a,12b上に延在又はオーバ
ラップさせることが、ピラー40に接触されたデバイス領
域3,4と例えば絶縁ゲート５又はフールド酸化物９上の
接続導体（図示せず）との間の不所望な短絡の惧れなし
にできるようになる。従って上述の方法は慣例の方法よ
りも接点孔又は開口21のミスアライメントに対するトレ
ランスが大きくなる。
以上、本発明を特定の実施例につき説明したが、本発
明は上述した実施例にのみ限定されるものでなく、多く
の変形や変更を加え得るものであること勿論である。
明は上述した実施例にのみ限定されるものでなく、多く
の変形や変更を加え得るものであること勿論である。
第１〜５図は本発明方法の第１の実施例を説明するため
の半導体装置の部分断面図、 第６図は本発明方法の第２の実施例を説明するための第
１〜５図と同様の断面図である。 １……半導体本体 ２……低ドープ領域 3,4……デバイス領域 ５……絶縁ゲート ８……シリサイド領域 ９……フィールド酸化物領域 10……基板 11……接点領域 12……絶縁領域 13……核形成層 20……有機層 21……開口（接点孔） 30……マスク層 40……導電ピラー 50……絶縁材料 51……酸化シリコン層 52……フォトレジスト層 60……導電材料層
の半導体装置の部分断面図、 第６図は本発明方法の第２の実施例を説明するための第
１〜５図と同様の断面図である。 １……半導体本体 ２……低ドープ領域 3,4……デバイス領域 ５……絶縁ゲート ８……シリサイド領域 ９……フィールド酸化物領域 10……基板 11……接点領域 12……絶縁領域 13……核形成層 20……有機層 21……開口（接点孔） 30……マスク層 40……導電ピラー 50……絶縁材料 51……酸化シリコン層 52……フォトレジスト層 60……導電材料層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レーンデルト デ ブルイン オランダ国 5621 ベーアー アインド ーフェン フルーネバウツウェッハ１ (56)参考文献 特開 昭61−107727（ＪＰ，Ａ) 特開 昭54−76076（ＪＰ，Ａ)
Claims (7)
- 【請求項１】絶縁領域で限界されたデバイス領域を一主
表面に隣接して有する半導体本体を準備し、前記デバイ
ス領域への電気接続を次の一連の工程、即ち （ａ）前記一主表面上に、前記絶縁領域の材料と異なる
流動性有機絶縁材料としてポリイミドを被着して下側の
前記絶縁領域及びデバイス領域に対し選択的にエッチン
グしうるポリイミド層を形成する工程、 （ｂ）前記ポリイミド層上にマスク材料を堆積し、該マ
スク材料をエッチングして前記ポリイミド層上に窓を有
するマスク層を形成する工程、 （ｃ）該マスク層の窓を通して前記ポリイミド層をその
下側の絶縁領域及びデバイス領域に対し選択的にエッチ
ングして前記ポリイミド層に前記デバイス領域の接点領
域を露出する開口を形成する工程、 （ｄ）導電材料を少なくとも前記ポリイミド層の開口内
に堆積し、前記開口内に堆積された導電材料により前記
デバイス領域の接点領域に接触する導電ピラーを形成す
るとともに前記マスク層又は前記ポリイミド層上には堆
積された導電材料が存在しない状態にする工程、 （ｅ）前記マスク層を除去して前記ポリイミド層を露出
させ、前記ポリイミド層を除去して前記導電ピラーの側
面を露出させる工程、 （ｆ）前記ポリイミド層の代わりに別の絶縁材料を堆積
して前記導電ピラーを覆う別の絶縁層を形成し、この別
の絶縁層を前記導電ピラーの上面がこの別の絶縁層から
露出するまでエッチバックする工程、及び （ｇ）導電材料を堆積して前記別の絶縁層内の前記導電
ピラーの露出上面に接触させる工程、 により形成することを特徴とする半導体装置の製造方
法。 - 【請求項２】前記工程（ａ）においてポリイミドを被着
する前に、前記絶縁領域の一部分として前記一主表面に
隣接する絶縁ゲート構造を形成し、該絶縁ゲート構造は
その上面を覆う絶縁キャップ領域とその側面を覆う絶縁
スペーサ領域を具え、更に、前記絶縁スペーサ領域に隣
接する接点領域を有する前記デバイス領域を形成し、前
記絶縁スペーサ領域及び前記接点領域の双方が前記工程
（ｃ）においてポリイミド層に形成される開口により露
出されるようにすることを特徴とする特許請求の範囲１
記載の方法。 - 【請求項３】前記マスク層を酸化シリコン、窒化シリコ
ン、ホウ素リンケイ酸ガラス及びスピン・オン・ガラス
からなる群から選ばれた一つの材料の層として形成し、
前記工程（ｃ）において前記ポリイミド層を前記マスク
層の窓を通して反応性イオンエッチング法によりエッチ
ングすることを特徴とする特許請求の範囲１又は２記載
の方法。 - 【請求項４】前記工程（ｄ）においてタングステンを前
記開口内に堆積し前記マスク層上には堆積しない方法に
よりタングステンを選択的に堆積して前記導電ピラーを
形成することを特徴とする１、２又は３記載の方法。 - 【請求項５】タングステンを前記ポリイミド層上及び前
記開口内に堆積し、次いでこのタングステン層をエッチ
ングして前記ポリイミド層の上からタングステンを除去
して前記ポリイミド層を露出させるとともに前記開口内
にタングステンからなる導電ピラーを残存させることに
より前記導電ピラーを形成することを特徴とする特許請
求の範囲１、２又は３記載の方法。 - 【請求項６】前記ポリイミドを被着する前に、前記一主
表面上に核形成層を設け、前記ポリイミド層の除去後に
前記核形成層の露出部分を除去することを特徴とする特
許請求の範囲４又は５記載の方法。 - 【請求項７】前記別の絶縁層は、酸化シリコンの層を堆
積し、この酸化シリコン層上にレジスト層を平坦表面に
なるまで堆積し、次いでこれらのレジスト層及び酸化シ
リコン層を同一の速度でエッチバックして、導電ピラー
の上面が露出するときほぼ平坦表面の酸化シリコン層が
残存するように設けることを特徴とする特許請求の範囲
１〜６のいづれかに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8914626A GB2233494A (en) | 1989-06-26 | 1989-06-26 | Providing an electrode on a semiconductor device |
| GB8914626.0 | 1989-06-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334539A JPH0334539A (ja) | 1991-02-14 |
| JP2776960B2 true JP2776960B2 (ja) | 1998-07-16 |
Family
ID=10659066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164338A Expired - Lifetime JP2776960B2 (ja) | 1989-06-26 | 1990-06-25 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0405660B1 (ja) |
| JP (1) | JP2776960B2 (ja) |
| KR (1) | KR0157980B1 (ja) |
| DE (1) | DE69018884T2 (ja) |
| GB (1) | GB2233494A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466636A (en) * | 1992-09-17 | 1995-11-14 | International Business Machines Corporation | Method of forming borderless contacts using a removable mandrel |
| KR970007819B1 (en) * | 1993-10-21 | 1997-05-17 | Hyundai Electronics Ind | Contact forming method of semiconductor device |
| KR0137978B1 (ko) * | 1994-10-12 | 1998-06-15 | 김주용 | 반도체 소자 제조방법 |
| EP0708481A3 (en) * | 1994-10-20 | 1997-04-02 | Hughes Aircraft Co | Improved thermal bumps for higher performance flipchip type monolithic integrated circuits and manufacturing processes |
| FR2771854B1 (fr) * | 1997-11-28 | 2001-06-15 | Sgs Thomson Microelectronics | Procede de realisation d'interconnexions metalliques dans des circuits integres |
| DE10021865C2 (de) * | 2000-05-05 | 2002-08-01 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip und elektronisches Bauteil mit einer Teststruktur auf einem Halbleiterchip sowie Verfahren zu deren Herstellung |
| DE102006030267B4 (de) * | 2006-06-30 | 2009-04-16 | Advanced Micro Devices, Inc., Sunnyvale | Nano-Einprägetechnik mit erhöhter Flexibilität in Bezug auf die Justierung und die Formung von Strukturelementen |
| US9889239B2 (en) | 2007-03-23 | 2018-02-13 | Allegiance Corporation | Fluid collection and disposal system and related methods |
| US8460256B2 (en) | 2009-07-15 | 2013-06-11 | Allegiance Corporation | Collapsible fluid collection and disposal system and related methods |
| AU2008232360A1 (en) | 2007-03-23 | 2008-10-02 | Allegiance Corporation | Fluid collection and disposal system having internchangeable collection and other features and methods relating thereof |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5476076A (en) * | 1977-11-30 | 1979-06-18 | Fujitsu Ltd | Manufacture for semiconductor device |
| FR2476913B1 (fr) * | 1980-02-25 | 1985-09-13 | Nippon Electric Co | Circuit a plusieurs couches pour integration a grande echelle et procede de fabrication de ce circuit |
| US4541168A (en) * | 1984-10-29 | 1985-09-17 | International Business Machines Corporation | Method for making metal contact studs between first level metal and regions of a semiconductor device compatible with polyimide-filled deep trench isolation schemes |
| DE3650077T2 (de) * | 1985-03-15 | 1995-02-23 | Hewlett Packard Co | Metallisches Verbindungssystem mit einer ebenen Fläche. |
| US4702792A (en) * | 1985-10-28 | 1987-10-27 | International Business Machines Corporation | Method of forming fine conductive lines, patterns and connectors |
| EP0257948A3 (en) * | 1986-08-25 | 1988-09-28 | AT&T Corp. | Conductive via plug for cmos devices |
| EP0262719B1 (en) * | 1986-09-30 | 1993-12-15 | Koninklijke Philips Electronics N.V. | Method for manufacturing a planar electrical interconnection utilizing isotropic deposition of conductive material |
| US4751101A (en) * | 1987-04-30 | 1988-06-14 | International Business Machines Corporation | Low stress tungsten films by silicon reduction of WF6 |
-
1989
- 1989-06-26 GB GB8914626A patent/GB2233494A/en not_active Withdrawn
-
1990
- 1990-06-21 DE DE69018884T patent/DE69018884T2/de not_active Expired - Fee Related
- 1990-06-21 EP EP90201625A patent/EP0405660B1/en not_active Expired - Lifetime
- 1990-06-21 KR KR1019900009127A patent/KR0157980B1/ko not_active IP Right Cessation
- 1990-06-25 JP JP2164338A patent/JP2776960B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0405660A2 (en) | 1991-01-02 |
| JPH0334539A (ja) | 1991-02-14 |
| EP0405660B1 (en) | 1995-04-26 |
| KR910001947A (ko) | 1991-01-31 |
| GB2233494A (en) | 1991-01-09 |
| KR0157980B1 (ko) | 1999-02-01 |
| DE69018884D1 (de) | 1995-06-01 |
| DE69018884T2 (de) | 1995-12-07 |
| GB8914626D0 (en) | 1989-08-16 |
| EP0405660A3 (en) | 1992-01-02 |
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