JPH02222162A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02222162A JPH02222162A JP4259289A JP4259289A JPH02222162A JP H02222162 A JPH02222162 A JP H02222162A JP 4259289 A JP4259289 A JP 4259289A JP 4259289 A JP4259289 A JP 4259289A JP H02222162 A JPH02222162 A JP H02222162A
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- wiring
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- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims description 10
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- 229920005591 polysilicon Polymers 0.000 abstract description 4
- 239000011521 glass Substances 0.000 abstract description 3
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の製造方法に関し、特に多層配線を
行う半導体装置の下層配線が凹状になることを防止でき
る半導体装置の製造方法に関する。
行う半導体装置の下層配線が凹状になることを防止でき
る半導体装置の製造方法に関する。
〈従来の技術〉
以下、図面を参照して多層配線を行う半導体装置の従来
の製造方法の一例を説明する。
の製造方法の一例を説明する。
半導体装置に多層配線を行う場合、下層配線の下地は平
坦化されていることが望ましいが、完全に平坦化するに
はプロセス的に複雑になるので、現在では主にＢＰＳＧ
（ホウ素付加リンガラス）によるリフローが行われて
いる。この場合、下層配線の下地に制約がなければ、下
層配線が凹型に形成されることがある。
坦化されていることが望ましいが、完全に平坦化するに
はプロセス的に複雑になるので、現在では主にＢＰＳＧ
（ホウ素付加リンガラス）によるリフローが行われて
いる。この場合、下層配線の下地に制約がなければ、下
層配線が凹型に形成されることがある。
第２図（ａ）において、Ｓｉ基板１とＳｉ基板１の表面
に形成したポリシリコン導電層２ａ、２ｂとの上にリフ
ローによってＢＰＳＧ３を形成した後、ポリシリコン導
電層２ａ、２ｂのほぼ上方に、下層配線４を形成し、次
に下層配線４とＢｐｓＧＨＩＪ３との上に５ｉｎ２膜５
を形成する。そして、ＳｉＯ□膜５に、下層配線４の表
面に達するヴィアホール６を設けたのち、このヴィアホ
ール６内とＳｉＯ□膜５の表面の一部に下層配線４に接
触する上層配線７を形成する。
に形成したポリシリコン導電層２ａ、２ｂとの上にリフ
ローによってＢＰＳＧ３を形成した後、ポリシリコン導
電層２ａ、２ｂのほぼ上方に、下層配線４を形成し、次
に下層配線４とＢｐｓＧＨＩＪ３との上に５ｉｎ２膜５
を形成する。そして、ＳｉＯ□膜５に、下層配線４の表
面に達するヴィアホール６を設けたのち、このヴィアホ
ール６内とＳｉＯ□膜５の表面の一部に下層配線４に接
触する上層配線７を形成する。
〈発明が解決しようとする課題〉
しかしながら、このように形成した下層配線４には、第
２図（ａ）に示すように、下方に曲がった凹部４ａが形
成されるので、この凹部４ａの上表面にヴィアホール６
を形成するためにホトリソグラフィを行ったとき、ヴィ
アホール６の下地が平坦でないので、ヴイアボール６の
形状が悪くなる。ヴィアホール６の形状が悪くなると、
ヴィアホール６内に形成された上層配線７と下層配線４
との良好な接触が得られない。
２図（ａ）に示すように、下方に曲がった凹部４ａが形
成されるので、この凹部４ａの上表面にヴィアホール６
を形成するためにホトリソグラフィを行ったとき、ヴィ
アホール６の下地が平坦でないので、ヴイアボール６の
形状が悪くなる。ヴィアホール６の形状が悪くなると、
ヴィアホール６内に形成された上層配線７と下層配線４
との良好な接触が得られない。
そこで、下層配線４を形成後、第２図（ｂ）に示すよう
に、５ＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ ）塗布法に
よって、適宜の材質の塗布剤８を塗布して下層配線４の
」二部が平坦になるようにし、この後、ヴィアホール６
が形成される部分に堆積した全ての塗布剤と、下層配線
４と共に形成された酸化膜５ａの一部とをエツチングで
除去して、四部４ａ上に形成されるヴイアボール６の抵
抗が塗布剤８によって増大するのを防止する。この塗布
剤を除去する際に、しばしばエツチングが過大になり過
ぎて、下層配線４が薄くなり過ぎたり、或いは、エツチ
ングによって形成された表面の平坦度が却って悪くなる
という問題点があった。
に、５ＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ ）塗布法に
よって、適宜の材質の塗布剤８を塗布して下層配線４の
」二部が平坦になるようにし、この後、ヴィアホール６
が形成される部分に堆積した全ての塗布剤と、下層配線
４と共に形成された酸化膜５ａの一部とをエツチングで
除去して、四部４ａ上に形成されるヴイアボール６の抵
抗が塗布剤８によって増大するのを防止する。この塗布
剤を除去する際に、しばしばエツチングが過大になり過
ぎて、下層配線４が薄くなり過ぎたり、或いは、エツチ
ングによって形成された表面の平坦度が却って悪くなる
という問題点があった。
本発明は上記事情に鑑みて創案されたものであって、下
層配線に凹部を生じることがなく、従ってＳＯＣ塗布法
によって下層配線の」二部絶縁膜を平坦にすることを必
要とゼす、それ故に良好な形状のヴイアボールを形成す
ることができる半導体装置の製造方法を提供することを
目的としている。
層配線に凹部を生じることがなく、従ってＳＯＣ塗布法
によって下層配線の」二部絶縁膜を平坦にすることを必
要とゼす、それ故に良好な形状のヴイアボールを形成す
ることができる半導体装置の製造方法を提供することを
目的としている。
く課題を解決するだめの手段〉
上記問題点を解決するために、本発明の半導体装置の製
造方法は、下層配線と上層配線とこれら両配線を接続す
るためのヴィアホールとを有する半導体装置の製造方法
において、下層配線を平坦化するため、下層配線下にあ
らかじめダミーパターンを形成する。
造方法は、下層配線と上層配線とこれら両配線を接続す
るためのヴィアホールとを有する半導体装置の製造方法
において、下層配線を平坦化するため、下層配線下にあ
らかじめダミーパターンを形成する。
〈作用〉
ダミーパターンを形成した後、このダミーパターンの」
一方に絶縁膜を介して下層配線を形成しているため下層
配線に四部が生じず、下層配線上の絶縁膜に良好な形状
のヴイアポールを形成することができる。
一方に絶縁膜を介して下層配線を形成しているため下層
配線に四部が生じず、下層配線上の絶縁膜に良好な形状
のヴイアポールを形成することができる。
〈実施例〉
以下、図面を参照して本発明の一実施例を説明する。第
１図は本発明の一実施例を説明するための半導体の断面
説明図であって、この半導体はＭＯ３型トランジスタと
多層配線とを有する半導体を例にとっている。
１図は本発明の一実施例を説明するための半導体の断面
説明図であって、この半導体はＭＯ３型トランジスタと
多層配線とを有する半導体を例にとっている。
ウェーハ１００に形成したＮ型層１１の表面に、ＬＯＣ
ＯＳ酸化膜２４とゲート絶縁膜２５とを形成した後、ゲ
ート絶縁膜２５上にゲート電極２１を形成する。次に、
Ｎ型層１１の表面の一部にＰ゛型層ソース２２ａとドレ
イン２３ａ とを形成した後、ソース２２ａおよびドレ
イン２３ａにそれぞれ接触するソース電極２２およびド
レイン電極２３を形成する。またＬＯＣＯ５酸化膜２４
上には導電層１２ａ 、１２ｂおよび導電層１２ａ 、
１２ｂと同時にダミーパターン１２ｃを形成する。
ＯＳ酸化膜２４とゲート絶縁膜２５とを形成した後、ゲ
ート絶縁膜２５上にゲート電極２１を形成する。次に、
Ｎ型層１１の表面の一部にＰ゛型層ソース２２ａとドレ
イン２３ａ とを形成した後、ソース２２ａおよびドレ
イン２３ａにそれぞれ接触するソース電極２２およびド
レイン電極２３を形成する。またＬＯＣＯ５酸化膜２４
上には導電層１２ａ 、１２ｂおよび導電層１２ａ 、
１２ｂと同時にダミーパターン１２ｃを形成する。
ダミーパターン１２ｃは導電層１２ａ 、１２ｂと電気
的に接続しても良いが、特に電気的な機能をもつもので
はなく、単に下層配線１４に凹部が発生することを防止
するために設けられる。なお、ゲート電極２１、導電層
１２ａ 、１２ｂおよびダミーパターン１２Ｃはポリシ
リコンで構成されている。
的に接続しても良いが、特に電気的な機能をもつもので
はなく、単に下層配線１４に凹部が発生することを防止
するために設けられる。なお、ゲート電極２１、導電層
１２ａ 、１２ｂおよびダミーパターン１２Ｃはポリシ
リコンで構成されている。
次いで、ウェーハ１００の表面にＢＰＳＧ膜１３膜形３
した後、グー（・電極２１上方のＢＰＳＧ膜１３膜形３
タクト窓１３ａを形成し、このコンタクト窓１３ａ内と
、ＢＰＳＧ膜１３膜面３表面−パターン１２ｃの上方と
に、下層配線１４を形成する。次いで、ウェーハ１００
の表面に５ｉ０２膜１５を形成し、ダミーパターン１２
ｃの上方の５ｉｎ２膜５にヴィアホール１６を形成した
後、ヴィアホール１６内とヴィアホール１６に接する５
ｉ０２膜５の表面に、下層配線１４に接触する上層配線
１７を形成する。
した後、グー（・電極２１上方のＢＰＳＧ膜１３膜形３
タクト窓１３ａを形成し、このコンタクト窓１３ａ内と
、ＢＰＳＧ膜１３膜面３表面−パターン１２ｃの上方と
に、下層配線１４を形成する。次いで、ウェーハ１００
の表面に５ｉ０２膜１５を形成し、ダミーパターン１２
ｃの上方の５ｉｎ２膜５にヴィアホール１６を形成した
後、ヴィアホール１６内とヴィアホール１６に接する５
ｉ０２膜５の表面に、下層配線１４に接触する上層配線
１７を形成する。
上記のように、下層配線１４の下方にはダミーパターン
１２ｃが形成されているので、下層配線１４は平坦か、
或いは上層配線１７側に若干凸状に形成され、下層配線
１４には、第２図（ａ）にて説明した四部４ａが生しる
ことばない。従って、このような下層配線１４上に形成
されたヴィアホール１６は良好な形状とすることができ
る。
１２ｃが形成されているので、下層配線１４は平坦か、
或いは上層配線１７側に若干凸状に形成され、下層配線
１４には、第２図（ａ）にて説明した四部４ａが生しる
ことばない。従って、このような下層配線１４上に形成
されたヴィアホール１６は良好な形状とすることができ
る。
なお、上記実施例では、ダミーパターンが導電性である
場合を説明したが、導電性にこだわるものではなく、適
宜の方法で形成した絶縁性のダミーパターンを設けた場
合であっても本実施例と同等の効果を得ることができる
。更にダミーパターンの形成は上層配線１７上にも配線
層を形成する場合にも適用でき、この時は上層配線を平
坦にするため上層配線下にダミーパターンを形成すれば
よい。
場合を説明したが、導電性にこだわるものではなく、適
宜の方法で形成した絶縁性のダミーパターンを設けた場
合であっても本実施例と同等の効果を得ることができる
。更にダミーパターンの形成は上層配線１７上にも配線
層を形成する場合にも適用でき、この時は上層配線を平
坦にするため上層配線下にダミーパターンを形成すれば
よい。
〈発明の効果〉
以上説明したように本発明の半導体装置の製造方法は、
下層配線と上層配線とこれら両扉線を接続するだめのヴ
ィアホールとを有する半導体装置の製造方法において、
前記下層配線を平坦化するためのダミーパターンをあら
かじめ形成している。
下層配線と上層配線とこれら両扉線を接続するだめのヴ
ィアホールとを有する半導体装置の製造方法において、
前記下層配線を平坦化するためのダミーパターンをあら
かじめ形成している。
従って、本発明の半導体装置の製造方法によれば、下層
配線に四部を生じることがなく、従ってＳＯＧ塗布法に
よって下層配線の上部絶縁膜を平坦にすることを必要と
せず、それ故に良好な形状のヴィアホールを形成するこ
とができる。
配線に四部を生じることがなく、従ってＳＯＧ塗布法に
よって下層配線の上部絶縁膜を平坦にすることを必要と
せず、それ故に良好な形状のヴィアホールを形成するこ
とができる。
第１図は本発明の一実施例を説明するための半導体の断
面説明図である。第２図は半導体装置の従来の製造方法
を説明するだめの半導体装置の断面説明図であって、第
２図（ａ）は上層配線が形成された状態を、第２図（ｂ
）は下層配線を形成後、ＳＯＧによる塗布を行った状態
をそれぞれ示す。 １２ｃ ・・・ダミーパターン、１４・・・下層配線
、１６・・・ヴイアボール、１７・・・上層配線。 特許出願人 シャープ株式会社
面説明図である。第２図は半導体装置の従来の製造方法
を説明するだめの半導体装置の断面説明図であって、第
２図（ａ）は上層配線が形成された状態を、第２図（ｂ
）は下層配線を形成後、ＳＯＧによる塗布を行った状態
をそれぞれ示す。 １２ｃ ・・・ダミーパターン、１４・・・下層配線
、１６・・・ヴイアボール、１７・・・上層配線。 特許出願人 シャープ株式会社
Claims (1)
- （１）下層配線と上層配線とこれら両配線を接続するた
めのヴィアホールとを有する半導体装置の製造方法にお
いて、前記下層配線を平坦化するためのダミーパターン
をあらかじめ形成しておくことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259289A JPH02222162A (ja) | 1989-02-22 | 1989-02-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259289A JPH02222162A (ja) | 1989-02-22 | 1989-02-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02222162A true JPH02222162A (ja) | 1990-09-04 |
Family
ID=12640336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259289A Pending JPH02222162A (ja) | 1989-02-22 | 1989-02-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02222162A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4113775A1 (de) * | 1991-02-05 | 1992-08-13 | Samsung Electronics Co Ltd | Interschicht-kontaktstruktur einer halbleitervorrichtung und verfahren zu ihrer herstellung |
| WO1997047035A1 (en) * | 1996-06-05 | 1997-12-11 | Advanced Micro Devices, Inc. | Mask generation technique for producing an integrated circuit with optimal interconnect layout for achieving global planarization |
| JP2001053143A (ja) * | 1999-08-09 | 2001-02-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法と半導体装置 |
| JP2013069845A (ja) * | 2011-09-22 | 2013-04-18 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59222944A (ja) * | 1983-06-01 | 1984-12-14 | Hitachi Ltd | 多層配線法 |
| JPH01108748A (ja) * | 1987-10-21 | 1989-04-26 | Nec Corp | 多層配線構造を有する半導体装置 |
-
1989
- 1989-02-22 JP JP4259289A patent/JPH02222162A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59222944A (ja) * | 1983-06-01 | 1984-12-14 | Hitachi Ltd | 多層配線法 |
| JPH01108748A (ja) * | 1987-10-21 | 1989-04-26 | Nec Corp | 多層配線構造を有する半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4113775A1 (de) * | 1991-02-05 | 1992-08-13 | Samsung Electronics Co Ltd | Interschicht-kontaktstruktur einer halbleitervorrichtung und verfahren zu ihrer herstellung |
| WO1997047035A1 (en) * | 1996-06-05 | 1997-12-11 | Advanced Micro Devices, Inc. | Mask generation technique for producing an integrated circuit with optimal interconnect layout for achieving global planarization |
| JP2001053143A (ja) * | 1999-08-09 | 2001-02-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法と半導体装置 |
| JP2013069845A (ja) * | 2011-09-22 | 2013-04-18 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
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