JP2663371B2 - 電界効果型半導体装置及びその製造方法 - Google Patents
電界効果型半導体装置及びその製造方法Info
- Publication number
- JP2663371B2 JP2663371B2 JP4023331A JP2333192A JP2663371B2 JP 2663371 B2 JP2663371 B2 JP 2663371B2 JP 4023331 A JP4023331 A JP 4023331A JP 2333192 A JP2333192 A JP 2333192A JP 2663371 B2 JP2663371 B2 JP 2663371B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor
- layer
- oxidation
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 190
- 230000005669 field effect Effects 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title description 20
- 238000007254 oxidation reaction Methods 0.000 claims description 52
- 230000003647 oxidation Effects 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 11
- 238000009413 insulation Methods 0.000 claims description 11
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims 6
- 239000004020 conductor Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 25
- 229910052814 silicon oxide Inorganic materials 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 230000003071 parasitic effect Effects 0.000 description 11
- 239000007789 gas Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000002485 combustion reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- -1 oxygen ions Chemical class 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型の半導体装
置、特に絶縁層上に形成される電界効果型半導体装置お
よびその製造方法に関するものである。
置、特に絶縁層上に形成される電界効果型半導体装置お
よびその製造方法に関するものである。
【０００２】
【従来の技術】まず従来の電界効果型半導体装置の一例
を図６に示す。同図において、１はシリコン単結晶から
なる半導体基板、２はこの半導体基板上に形成された絶
縁層であり、この上に形成される第１の導電形例えばｐ
形の能動層３と単結晶半導体基板１とを電気的に絶縁す
るためのシリコン酸化膜のような絶縁膜である。４はシ
リコン酸化膜のようなゲート絶縁膜、５は第２の導電形
例えばｎ形のソース領域、６は第２の導電形例えばｎ形
のドレイン領域であり、ソース領域５，能動層３および
ドレイン領域６は、この順序で隣接して絶縁膜２上に配
置されている。７は能動層３に対応するゲート絶縁膜４
上に配置されたゲート電極、８ａ，８ｂ，８ｃは配線間
を電気的に絶縁するための絶縁膜、９はソース電極、１
０はドレイン電極である。
を図６に示す。同図において、１はシリコン単結晶から
なる半導体基板、２はこの半導体基板上に形成された絶
縁層であり、この上に形成される第１の導電形例えばｐ
形の能動層３と単結晶半導体基板１とを電気的に絶縁す
るためのシリコン酸化膜のような絶縁膜である。４はシ
リコン酸化膜のようなゲート絶縁膜、５は第２の導電形
例えばｎ形のソース領域、６は第２の導電形例えばｎ形
のドレイン領域であり、ソース領域５，能動層３および
ドレイン領域６は、この順序で隣接して絶縁膜２上に配
置されている。７は能動層３に対応するゲート絶縁膜４
上に配置されたゲート電極、８ａ，８ｂ，８ｃは配線間
を電気的に絶縁するための絶縁膜、９はソース電極、１
０はドレイン電極である。
【０００３】この種の半導体装置においては、ゲート電
極側から広がりうる空乏層の厚さが能動層３の厚さｔo
よりも厚くなるように能動層３の不純物濃度を設計し、
半導体装置の動作時に能動層の全領域が空乏化するよう
に構成する。このように構成する理由は、(1) 能動層内
の実効的な電界強度を低減することによるゲート絶縁膜
４の直下の反転層キャリアの移動度劣化の抑制とこれに
よるドレイン電流の増大と、(2) 能動層内の空乏層の電
荷量の減少に対応する反転層キャリアの増大によるドレ
イン電流の増大とを実現できるからである。また、この
構成の半導体装置では、能動層３内がゲート電界により
空乏化されているため、ドレイン接合から能動層３への
ドレイン電界の侵入を抑制でき、閾値電圧の短チャネル
効果を抑制できる。したがって、この種の半導体装置
は、寸法の微細化による半導体装置の高集積化と高速動
作の双方を期待でき、近年その将来性が注目されてい
る。
極側から広がりうる空乏層の厚さが能動層３の厚さｔo
よりも厚くなるように能動層３の不純物濃度を設計し、
半導体装置の動作時に能動層の全領域が空乏化するよう
に構成する。このように構成する理由は、(1) 能動層内
の実効的な電界強度を低減することによるゲート絶縁膜
４の直下の反転層キャリアの移動度劣化の抑制とこれに
よるドレイン電流の増大と、(2) 能動層内の空乏層の電
荷量の減少に対応する反転層キャリアの増大によるドレ
イン電流の増大とを実現できるからである。また、この
構成の半導体装置では、能動層３内がゲート電界により
空乏化されているため、ドレイン接合から能動層３への
ドレイン電界の侵入を抑制でき、閾値電圧の短チャネル
効果を抑制できる。したがって、この種の半導体装置
は、寸法の微細化による半導体装置の高集積化と高速動
作の双方を期待でき、近年その将来性が注目されてい
る。
【０００４】図６に示した半導体装置の製造方法の一例
を図７(A)〜図８(B)に示す。まず、図７(A) に示してい
るように、例えば単結晶のシリコン半導体１内にシリコ
ン酸化膜２が埋め込まれ、このシリコン酸化膜２上に第
１のシリコン半導体層１１を有するシリコン半導体構造
体を用意する。この半導体構造体は、例えば単結晶シリ
コン半導体に酸素イオンを打ち込んで形成したものであ
る。つぎに図７(B) に示すように、この半導体構造体の
主面側の第１の半導体層１１を例えば異方性プラズマエ
ッチング法により所定の寸法に加工し、シリコン半導体
層１１1を形成する。つぎに図７(C)に示すように、シリ
コン半導体領域１１1を例えばイオン注入法によって所
定の不純物を導入して第１導電形（ｐ形）の能動層３を
形成する。その後、能動層３上に例えばゲート絶縁膜用
のシリコン酸化膜４を形成し、引き続きゲート電極用の
例えばドープド・シリコン層１２を堆積する。
を図７(A)〜図８(B)に示す。まず、図７(A) に示してい
るように、例えば単結晶のシリコン半導体１内にシリコ
ン酸化膜２が埋め込まれ、このシリコン酸化膜２上に第
１のシリコン半導体層１１を有するシリコン半導体構造
体を用意する。この半導体構造体は、例えば単結晶シリ
コン半導体に酸素イオンを打ち込んで形成したものであ
る。つぎに図７(B) に示すように、この半導体構造体の
主面側の第１の半導体層１１を例えば異方性プラズマエ
ッチング法により所定の寸法に加工し、シリコン半導体
層１１1を形成する。つぎに図７(C)に示すように、シリ
コン半導体領域１１1を例えばイオン注入法によって所
定の不純物を導入して第１導電形（ｐ形）の能動層３を
形成する。その後、能動層３上に例えばゲート絶縁膜用
のシリコン酸化膜４を形成し、引き続きゲート電極用の
例えばドープド・シリコン層１２を堆積する。
【０００５】つぎに図８(A) に示すように、ゲート電極
用シリコン層１２を例えば異方性プラズマエッチング法
により所定の寸法に加工して、ゲート電極７を形成す
る。その後、例えばイオン注入法により、第２導電形
（ｎ形）のソース領域５とドレイン領域６を形成する。
その後半導体基板の主面側に例えばシリコン酸化膜の絶
縁膜８を堆積し、引き続いてソース領域５上とドレイン
領域６上にコンタクト孔８Ａ，８Ｂを形成し、電極配線
用の金属層を堆積する。その後、この金属層を加工して
ソース電極９，ドレイン電極１０を形成する方法がとら
れている。なお、図８(B)は、図８(A)に示した半導体装
置のゲートを紙面と直交する方向に切断した断面を示し
たものであり、１３はゲート電極７を他の装置と接続す
るための配線である。
用シリコン層１２を例えば異方性プラズマエッチング法
により所定の寸法に加工して、ゲート電極７を形成す
る。その後、例えばイオン注入法により、第２導電形
（ｎ形）のソース領域５とドレイン領域６を形成する。
その後半導体基板の主面側に例えばシリコン酸化膜の絶
縁膜８を堆積し、引き続いてソース領域５上とドレイン
領域６上にコンタクト孔８Ａ，８Ｂを形成し、電極配線
用の金属層を堆積する。その後、この金属層を加工して
ソース電極９，ドレイン電極１０を形成する方法がとら
れている。なお、図８(B)は、図８(A)に示した半導体装
置のゲートを紙面と直交する方向に切断した断面を示し
たものであり、１３はゲート電極７を他の装置と接続す
るための配線である。
【０００６】上記のような方法で実際に製造したこの種
の半導体装置において、閾値電圧とゲート長の関係を測
定した結果を図９に示す。同図では、ゲート長 0.7μｍ
の半導体装置の閾値電圧を基準として、その値からの閾
値電圧の変化量とゲート長の関係を示している。また図
９中には、測定に使用した半導体装置のシリコン能動層
３の厚さｔ0とこの能動層３の下に配置されるシリコン
酸化膜２の厚さｔ1（図８(B)中の図示）を示している。
ただし、同図中曲線Ｉはｔ0＝５０（ｎｍ），ｔ1＝５０
０（ｎｍ）の場合を、同じく曲線II はｔ0＝５０（ｎ
ｍ），ｔ1＝２００（ｎｍ）の場合をそれぞれ示す。こ
の図９から、シリコン酸化膜２の厚さｔ1 が薄くなる
と、ゲート長が短縮された場合の閾値電圧の変化量が小
さくなり、短チャネル効果が抑制されていることが明ら
かとなった。したがって、この種の半導体装置の微細化
には、シリコン酸化膜２の薄層化が必須である。
の半導体装置において、閾値電圧とゲート長の関係を測
定した結果を図９に示す。同図では、ゲート長 0.7μｍ
の半導体装置の閾値電圧を基準として、その値からの閾
値電圧の変化量とゲート長の関係を示している。また図
９中には、測定に使用した半導体装置のシリコン能動層
３の厚さｔ0とこの能動層３の下に配置されるシリコン
酸化膜２の厚さｔ1（図８(B)中の図示）を示している。
ただし、同図中曲線Ｉはｔ0＝５０（ｎｍ），ｔ1＝５０
０（ｎｍ）の場合を、同じく曲線II はｔ0＝５０（ｎ
ｍ），ｔ1＝２００（ｎｍ）の場合をそれぞれ示す。こ
の図９から、シリコン酸化膜２の厚さｔ1 が薄くなる
と、ゲート長が短縮された場合の閾値電圧の変化量が小
さくなり、短チャネル効果が抑制されていることが明ら
かとなった。したがって、この種の半導体装置の微細化
には、シリコン酸化膜２の薄層化が必須である。
【０００７】
【発明が解決しようとする課題】しかしながら、シリコ
ン酸化膜２の厚さｔ1が薄くなると、(1)半導体装置のド
レイン領域６にかかる寄生容量が増大する。また (2)上
述したような従来の製造方法では、図８(A)に示される
電極配線の下部にある絶縁膜の厚さｔ2が薄くなり、半
導体装置を集積回路化した際の装置間接続用の配線にか
かる寄生容量の増大が著しくなることとなり、半導体装
置の動作を高速化する上で障害となる。ただし上記(1)
については、シリコン酸化膜２の厚さｔ1がゲート絶縁
膜用シリコン酸化膜４の厚さの１０倍以上であれば、事
実上動作の高速化の障害にならないことが計算により明
らかとなっている。
ン酸化膜２の厚さｔ1が薄くなると、(1)半導体装置のド
レイン領域６にかかる寄生容量が増大する。また (2)上
述したような従来の製造方法では、図８(A)に示される
電極配線の下部にある絶縁膜の厚さｔ2が薄くなり、半
導体装置を集積回路化した際の装置間接続用の配線にか
かる寄生容量の増大が著しくなることとなり、半導体装
置の動作を高速化する上で障害となる。ただし上記(1)
については、シリコン酸化膜２の厚さｔ1がゲート絶縁
膜用シリコン酸化膜４の厚さの１０倍以上であれば、事
実上動作の高速化の障害にならないことが計算により明
らかとなっている。
【０００８】一方、大規模集積回路における配線長は１
ｃｍ程度に及ぶため、配線下部の寄生容量の増大は回路
の動作速度に大きな影響を及ぼすこととなる。また図８
(B)に示しているように、ゲート電極７を他の装置と接
続する配線１３を設けるために絶縁膜２上に余分にゲー
ト電極を引き出す必要がある。絶縁膜２の厚さｔ1 が薄
くなるとこの部分の寄生容量が無視できなくなるほど大
きくなり、動作速度に悪影響を与える。このように、こ
の種の電界効果型半導体装置は、幾つかの特長を持ちな
がらも、同時に上記のような問題点を持つためにまだ実
用化されるに至っていない。
ｃｍ程度に及ぶため、配線下部の寄生容量の増大は回路
の動作速度に大きな影響を及ぼすこととなる。また図８
(B)に示しているように、ゲート電極７を他の装置と接
続する配線１３を設けるために絶縁膜２上に余分にゲー
ト電極を引き出す必要がある。絶縁膜２の厚さｔ1 が薄
くなるとこの部分の寄生容量が無視できなくなるほど大
きくなり、動作速度に悪影響を与える。このように、こ
の種の電界効果型半導体装置は、幾つかの特長を持ちな
がらも、同時に上記のような問題点を持つためにまだ実
用化されるに至っていない。
【０００９】それ故、本発明の主目的は、ゲート電極を
他の配線と接続する配線の寄生容量を抑え、それによっ
て動作速度を高速にすることができる電界効果型半導体
装置およびその製造方法を提供するにある。また、本発
明の他の目的は、電界効果型半導体装置を接続する配線
の容量が増大するのを抑え、それによって動作速度を高
速にすることができる電界効果型半導体装置およびその
製造方法を提供するにある。また、本発明の他の目的
は、上述した課題に加えて装置の微細化を図ることがで
きる電界型半導体装置およびその製造方法を提供するに
ある。
他の配線と接続する配線の寄生容量を抑え、それによっ
て動作速度を高速にすることができる電界効果型半導体
装置およびその製造方法を提供するにある。また、本発
明の他の目的は、電界効果型半導体装置を接続する配線
の容量が増大するのを抑え、それによって動作速度を高
速にすることができる電界効果型半導体装置およびその
製造方法を提供するにある。また、本発明の他の目的
は、上述した課題に加えて装置の微細化を図ることがで
きる電界型半導体装置およびその製造方法を提供するに
ある。
【００１０】また、本発明の他の目的は、短チャネル効
果の緩和のために装置の能動層下に配置される絶縁層を
薄層化した場合でも半導体装置の寄生容量と配線容量が
増加することを防ぎ、大規模集積回路でも高速動作を実
現できる電界効果型半導体装置およびその製造方法を提
供することにある。また、本発明の他の目的は、ただ１
回のリソグラフィ後、セルフアライン(self-alignment)
技法で上述した目的を達成する電界効果型半導体装置の
製造方法を提供するにある。
果の緩和のために装置の能動層下に配置される絶縁層を
薄層化した場合でも半導体装置の寄生容量と配線容量が
増加することを防ぎ、大規模集積回路でも高速動作を実
現できる電界効果型半導体装置およびその製造方法を提
供することにある。また、本発明の他の目的は、ただ１
回のリソグラフィ後、セルフアライン(self-alignment)
技法で上述した目的を達成する電界効果型半導体装置の
製造方法を提供するにある。
【００１１】
【課題を解決するための手段】上述した課題を達成する
ために、本発明では、少なくとも能動層の上面を除く主
面側のほとんど全ての領域に耐酸化絶縁膜を配置するよ
うにした。すなわち、本発明の電界効果型半導体装置
は、半導体基体上に形成された第１の絶縁膜と、この絶
縁膜上に配置されかつ第１の導電形の半導体能動層を挟
んで両側に形成された第２導電形のソース領域およびド
レイン領域と、これらの半導体能動層，ソース領域およ
びドレイン領域の上および側面を覆う第２の絶縁膜と、
前記半導体能動層上に前記第２の絶縁膜を介して配置さ
れたゲート電極と、前記半導体能動層と前記第２の絶縁
膜とが配置された以外の前記第１の絶縁膜上および少な
くとも前記半導体能動層，ソース領域，ドレイン領域側
面に前記第２の絶縁膜を介して配置された耐酸化性の第
３の絶縁膜と、この耐酸化性の第３の絶縁膜上に配置さ
れた第４の絶縁膜と、前記ゲート電極，前記第２の絶縁
膜，前記第３の絶縁膜，および，前記第４の絶縁膜上に
配置された第５の絶縁膜とを備え、この第５の絶縁膜お
よび第２の絶縁膜に開けられたコンタクト孔を介して前
記ソース領域およびドレイン領域にそれぞれ接続された
ソース電極およびドレイン電極を配置するようにしたも
のである。
ために、本発明では、少なくとも能動層の上面を除く主
面側のほとんど全ての領域に耐酸化絶縁膜を配置するよ
うにした。すなわち、本発明の電界効果型半導体装置
は、半導体基体上に形成された第１の絶縁膜と、この絶
縁膜上に配置されかつ第１の導電形の半導体能動層を挟
んで両側に形成された第２導電形のソース領域およびド
レイン領域と、これらの半導体能動層，ソース領域およ
びドレイン領域の上および側面を覆う第２の絶縁膜と、
前記半導体能動層上に前記第２の絶縁膜を介して配置さ
れたゲート電極と、前記半導体能動層と前記第２の絶縁
膜とが配置された以外の前記第１の絶縁膜上および少な
くとも前記半導体能動層，ソース領域，ドレイン領域側
面に前記第２の絶縁膜を介して配置された耐酸化性の第
３の絶縁膜と、この耐酸化性の第３の絶縁膜上に配置さ
れた第４の絶縁膜と、前記ゲート電極，前記第２の絶縁
膜，前記第３の絶縁膜，および，前記第４の絶縁膜上に
配置された第５の絶縁膜とを備え、この第５の絶縁膜お
よび第２の絶縁膜に開けられたコンタクト孔を介して前
記ソース領域およびドレイン領域にそれぞれ接続された
ソース電極およびドレイン電極を配置するようにしたも
のである。
【００１２】また、本発明の電界効果形半導体装置の製
造方法は、半導体基体上に第１の絶縁層が形成され、さ
らにこの第１の絶縁層上に第１の半導体層を形成した半
導体構造体を用意し、前記第１の半導体層を所定の平面
寸法に加工した後、この加工された第１の半導体層上お
よび側面に第２の絶縁膜を形成して、半導体構造体の主
面上に第３の耐酸化性絶縁膜を堆積する。そして、この
第３の耐酸化性絶縁膜上に第２の半導体層を堆積すると
ともに、この第２の半導体層上に第４の絶縁膜を形成
し、この第４の絶縁膜上に第５の耐酸化性絶縁膜を堆積
する。次いで、この第５の耐酸化性絶縁膜を、所定の平
面寸法に加工された第１の半導体層の領域を被う寸法に
加工したのち、この第５の耐酸化性絶縁膜をマスクとし
て第２の半導体層を酸化して主たる領域を半導体酸化物
に変える。その後、第５の耐酸化性絶縁膜およびこの第
５の耐酸化性絶縁膜下部に残っている第４の絶縁膜を除
去して第４の絶縁膜下部に残る前記第２の半導体層を露
出させる。その後、この第２の半導体層をエッチングし
て前記加工された第１の半導体層上の第３の耐酸化性絶
縁膜を露出させる。次いで、前記加工された第１の半導
体層の周辺に一部残っている第２の半導体層を酸化物に
変えた後、半導体構造体の主面側に露出している前記第
３の耐酸化性絶縁膜をエッチングして第２の絶縁膜を露
出させることにより、能動層を構成する半導体層の上面
を除く主面側のほとんど全ての領域に耐酸化性絶縁膜を
配置することを特徴とするものである。
造方法は、半導体基体上に第１の絶縁層が形成され、さ
らにこの第１の絶縁層上に第１の半導体層を形成した半
導体構造体を用意し、前記第１の半導体層を所定の平面
寸法に加工した後、この加工された第１の半導体層上お
よび側面に第２の絶縁膜を形成して、半導体構造体の主
面上に第３の耐酸化性絶縁膜を堆積する。そして、この
第３の耐酸化性絶縁膜上に第２の半導体層を堆積すると
ともに、この第２の半導体層上に第４の絶縁膜を形成
し、この第４の絶縁膜上に第５の耐酸化性絶縁膜を堆積
する。次いで、この第５の耐酸化性絶縁膜を、所定の平
面寸法に加工された第１の半導体層の領域を被う寸法に
加工したのち、この第５の耐酸化性絶縁膜をマスクとし
て第２の半導体層を酸化して主たる領域を半導体酸化物
に変える。その後、第５の耐酸化性絶縁膜およびこの第
５の耐酸化性絶縁膜下部に残っている第４の絶縁膜を除
去して第４の絶縁膜下部に残る前記第２の半導体層を露
出させる。その後、この第２の半導体層をエッチングし
て前記加工された第１の半導体層上の第３の耐酸化性絶
縁膜を露出させる。次いで、前記加工された第１の半導
体層の周辺に一部残っている第２の半導体層を酸化物に
変えた後、半導体構造体の主面側に露出している前記第
３の耐酸化性絶縁膜をエッチングして第２の絶縁膜を露
出させることにより、能動層を構成する半導体層の上面
を除く主面側のほとんど全ての領域に耐酸化性絶縁膜を
配置することを特徴とするものである。
【００１３】
【作用】したがって本発明においては、半導体装置の能
動層を取り巻く領域を比較的厚い絶縁膜の構成にするこ
とにより、ゲート電極が能動領域をはみ出した部分の寄
生容量の増大を防止できる共に、回路接続用の配線容量
の増大も防止できる。さらに、半導体装置の直下の埋め
込み絶縁膜を薄くして短チャネル効果を十分抑制できる
だけでなく、半導体装置の周辺の絶縁膜を十分厚くでき
るため半導体装置間の寄生容量，配線容量を十分低減で
き、集積回路の高速動作を実現できる。
動層を取り巻く領域を比較的厚い絶縁膜の構成にするこ
とにより、ゲート電極が能動領域をはみ出した部分の寄
生容量の増大を防止できる共に、回路接続用の配線容量
の増大も防止できる。さらに、半導体装置の直下の埋め
込み絶縁膜を薄くして短チャネル効果を十分抑制できる
だけでなく、半導体装置の周辺の絶縁膜を十分厚くでき
るため半導体装置間の寄生容量，配線容量を十分低減で
き、集積回路の高速動作を実現できる。
【００１４】
【実施例】図１(A)〜図４(C)は、本発明による電界効果
型半導体装置ならびにその製造方法の一実施例を示して
いる。これらの図において、まず、本発明の電界効果形
半導体装置の製造方法について説明すれば、まず、図１
(A) に示されるように、例えば単結晶のシリコン半導体
２１に絶縁層，例えば１００ｎｍの厚さを持ったシリコ
ン酸化物層２２を埋め込み形成し、この絶縁層上に１０
０ｎｍの厚さを持った第１のシリコン半導体層２３を有
する半導体構造体１００を用意する。この場合、シリコ
ン酸化物層２２は、単結晶のシリコン半導体に酸素イオ
ンを打ち込むことによって形成される。もちろん、この
ような半導体構造体は、シリコン基板上に絶縁膜を形成
し、この上に単結晶の半導体層を接着により形成するよ
うにしても良い。
型半導体装置ならびにその製造方法の一実施例を示して
いる。これらの図において、まず、本発明の電界効果形
半導体装置の製造方法について説明すれば、まず、図１
(A) に示されるように、例えば単結晶のシリコン半導体
２１に絶縁層，例えば１００ｎｍの厚さを持ったシリコ
ン酸化物層２２を埋め込み形成し、この絶縁層上に１０
０ｎｍの厚さを持った第１のシリコン半導体層２３を有
する半導体構造体１００を用意する。この場合、シリコ
ン酸化物層２２は、単結晶のシリコン半導体に酸素イオ
ンを打ち込むことによって形成される。もちろん、この
ような半導体構造体は、シリコン基板上に絶縁膜を形成
し、この上に単結晶の半導体層を接着により形成するよ
うにしても良い。
【００１５】つぎに、図１(B) に示すように、第１の半
導体層２３を異方性エッチング手法、例えば反応性イオ
ンエッチング法を用いて半導体能動層となる領域２３1
を形成する。この場合、例えば、ＲＦ電力密度は５〜６
Ｗ／ｃｍ2 、使用するガスはＣｌ2、圧力は１０Ｐａ、
エッチング時間は５分である。つぎに、図１(C)に示す
ように、上記半導体能動層となる領域２３1の表面を例
えば熱酸化することによってその領域２３2 上にシリコ
ン酸化膜２４を形成する。この場合、酸化膜２４は、例
えば、９００℃で３０分間酸素を５l/min 供給すること
によって１０ｎｍの厚さに形成される。引き続いて半導
体基板の主面側に例えばシリコン窒化膜のような耐酸化
性絶縁膜２５を堆積し、ついでこの絶縁膜２５上に、例
えばシリコン半導体膜２６を堆積する。
導体層２３を異方性エッチング手法、例えば反応性イオ
ンエッチング法を用いて半導体能動層となる領域２３1
を形成する。この場合、例えば、ＲＦ電力密度は５〜６
Ｗ／ｃｍ2 、使用するガスはＣｌ2、圧力は１０Ｐａ、
エッチング時間は５分である。つぎに、図１(C)に示す
ように、上記半導体能動層となる領域２３1の表面を例
えば熱酸化することによってその領域２３2 上にシリコ
ン酸化膜２４を形成する。この場合、酸化膜２４は、例
えば、９００℃で３０分間酸素を５l/min 供給すること
によって１０ｎｍの厚さに形成される。引き続いて半導
体基板の主面側に例えばシリコン窒化膜のような耐酸化
性絶縁膜２５を堆積し、ついでこの絶縁膜２５上に、例
えばシリコン半導体膜２６を堆積する。
【００１６】さらにこの半導体膜２６の表面を酸化する
ことによって絶縁膜２７を形成し、さらにこの絶縁膜２
７上に例えばシリコン窒化膜のような耐酸化性絶縁膜２
８を堆積する。この場合、シリコン窒化膜２５、２８
は、減圧ＣＶＤ法が使用され、ＮＨ3＋ＳｉＨ2Ｃｌ2 の
ガス雰囲気下で８５０℃、４０分、６０分の時間を経て
１００ｎｍ、１５０ｎｍの膜厚に形成される。また、シ
リコン半導体膜２６も同様に減圧ＣＶＤ法で形成される
が、使用されるガスはＳｉＨ4 であり、６００℃で１０
分間の時間を経て１００ｎｍに形成される。また、絶縁
膜２７は、例えば、９００℃で３０分間酸素を５l/min
供給することによって１０ｎｍの厚さに形成される。
ことによって絶縁膜２７を形成し、さらにこの絶縁膜２
７上に例えばシリコン窒化膜のような耐酸化性絶縁膜２
８を堆積する。この場合、シリコン窒化膜２５、２８
は、減圧ＣＶＤ法が使用され、ＮＨ3＋ＳｉＨ2Ｃｌ2 の
ガス雰囲気下で８５０℃、４０分、６０分の時間を経て
１００ｎｍ、１５０ｎｍの膜厚に形成される。また、シ
リコン半導体膜２６も同様に減圧ＣＶＤ法で形成される
が、使用されるガスはＳｉＨ4 であり、６００℃で１０
分間の時間を経て１００ｎｍに形成される。また、絶縁
膜２７は、例えば、９００℃で３０分間酸素を５l/min
供給することによって１０ｎｍの厚さに形成される。
【００１７】つぎに、図２(A) に示されるように、上方
からみてすなわち半導体基板の主面上方側から見て、絶
縁膜２４で覆われた半導体能動層が下から覗かない寸法
に絶縁膜２８を加工して絶縁膜２８1 の形状にする。こ
の絶縁膜２８のエッチング法としては、反応性イオンエ
ッチング法が用いられ、例えば、ＲＦ電力密度＝０．１
〜０．１５Ｗ／ｃｍ2 、流量比＝６５：３５のＣＦ4＋
Ｈ2ガス、圧力３Ｐａ、温度＝室温で行われる。このと
き、本例では、絶縁膜２８の存在しない部分は絶縁膜２
７が露出するようにしておく。
からみてすなわち半導体基板の主面上方側から見て、絶
縁膜２４で覆われた半導体能動層が下から覗かない寸法
に絶縁膜２８を加工して絶縁膜２８1 の形状にする。こ
の絶縁膜２８のエッチング法としては、反応性イオンエ
ッチング法が用いられ、例えば、ＲＦ電力密度＝０．１
〜０．１５Ｗ／ｃｍ2 、流量比＝６５：３５のＣＦ4＋
Ｈ2ガス、圧力３Ｐａ、温度＝室温で行われる。このと
き、本例では、絶縁膜２８の存在しない部分は絶縁膜２
７が露出するようにしておく。
【００１８】つぎに図２(B) に示すように、絶縁膜２７
のうち露出した部分をエッチングにより除去し、この結
果、露出した半導体層２６を上述した絶縁膜２８1 をマ
スクとしてセルフアラインでその半導体層２６と絶縁膜
２５の界面まで酸化し、シリコン酸化膜２９を形成す
る。この場合、半導体層２６の酸化は、例えば、水素燃
焼酸化法が用いられ、Ｈ2(3l/min)+Ｏ2(5l/min) のガス
を９００℃の温度下で１２０分間かけて行われる。な
お、本工程において、絶縁物２７をシリコン酸化膜で形
成している場合には、必ずしも絶縁物２７を除去しない
で半導体基板の主面側を酸化雰囲気に晒して半導体層２
６を酸化してもよい。つぎに、図２(C)に示されるよう
に、絶縁膜２８1を除去し、引き続き残った半導体層２
６1 上の絶縁膜２７1を除去してその半導体層２６1を露
出させる。この場合のシリコン窒化膜２８の除去は、燐
酸（１６０℃）に漬けて６０分間エッチングすることに
より行われる。
のうち露出した部分をエッチングにより除去し、この結
果、露出した半導体層２６を上述した絶縁膜２８1 をマ
スクとしてセルフアラインでその半導体層２６と絶縁膜
２５の界面まで酸化し、シリコン酸化膜２９を形成す
る。この場合、半導体層２６の酸化は、例えば、水素燃
焼酸化法が用いられ、Ｈ2(3l/min)+Ｏ2(5l/min) のガス
を９００℃の温度下で１２０分間かけて行われる。な
お、本工程において、絶縁物２７をシリコン酸化膜で形
成している場合には、必ずしも絶縁物２７を除去しない
で半導体基板の主面側を酸化雰囲気に晒して半導体層２
６を酸化してもよい。つぎに、図２(C)に示されるよう
に、絶縁膜２８1を除去し、引き続き残った半導体層２
６1 上の絶縁膜２７1を除去してその半導体層２６1を露
出させる。この場合のシリコン窒化膜２８の除去は、燐
酸（１６０℃）に漬けて６０分間エッチングすることに
より行われる。
【００１９】つぎに、図３(A)に示されるように、残っ
た半導体層２６1を、例えば異方性の強い反応性イオン
エッチング法により領域２３2 上の絶縁膜２５が露出す
るまでエッチングする。これにより、半導体能動層２３
2 の周辺のみ、特に側壁の大部分に隣接する部分に半導
体層２６2 を残す。この場合のエッチングは、例えば、
ＥＣＲストリームエッチング法が使用され、ＲＦ電力密
度＝５〜６Ｗ／ｃｍ2 、使用ガス＝Ｃｌ2、圧力＝１０
Ｐａで５分間反応させることにより行われる。
た半導体層２６1を、例えば異方性の強い反応性イオン
エッチング法により領域２３2 上の絶縁膜２５が露出す
るまでエッチングする。これにより、半導体能動層２３
2 の周辺のみ、特に側壁の大部分に隣接する部分に半導
体層２６2 を残す。この場合のエッチングは、例えば、
ＥＣＲストリームエッチング法が使用され、ＲＦ電力密
度＝５〜６Ｗ／ｃｍ2 、使用ガス＝Ｃｌ2、圧力＝１０
Ｐａで５分間反応させることにより行われる。
【００２０】つぎに、図３(B) に示されるように、半導
体基板の主面側を熱酸化することにより、半導体層２６
2 の殆ど全てをシリコン酸化物３０に変える。この段階
で半導体層２６2 の周辺に位置していたシリコン酸化膜
２９1と共に半導体層２６2はシリコン酸化物となって、
半導体能動層の周辺のほぼ全体が絶縁物となる。この場
合の半導体層２６2の酸化は、例えば、水素燃焼酸化法
が用いられ、Ｈ2(3l/min)+Ｏ2(5l/min)のガスを９００
℃の温度下で６０分間かけて行われる。つぎに、図３
(C) に示されるように、絶縁膜２５のうち露出した部分
をエッチングして絶縁膜２４を露出させる。その後、半
導体能動層２３2 に例えばイオン注入法等で不純物を導
入してその半導体能動層２３3 を第１の導電形とする。
この場合のシリコン窒化膜２５の除去は、燐酸（１６０
℃）に漬けて４０分間エッチングすることにより行われ
る。
体基板の主面側を熱酸化することにより、半導体層２６
2 の殆ど全てをシリコン酸化物３０に変える。この段階
で半導体層２６2 の周辺に位置していたシリコン酸化膜
２９1と共に半導体層２６2はシリコン酸化物となって、
半導体能動層の周辺のほぼ全体が絶縁物となる。この場
合の半導体層２６2の酸化は、例えば、水素燃焼酸化法
が用いられ、Ｈ2(3l/min)+Ｏ2(5l/min)のガスを９００
℃の温度下で６０分間かけて行われる。つぎに、図３
(C) に示されるように、絶縁膜２５のうち露出した部分
をエッチングして絶縁膜２４を露出させる。その後、半
導体能動層２３2 に例えばイオン注入法等で不純物を導
入してその半導体能動層２３3 を第１の導電形とする。
この場合のシリコン窒化膜２５の除去は、燐酸（１６０
℃）に漬けて４０分間エッチングすることにより行われ
る。
【００２１】つぎに、図４(A) に示されるように、絶縁
膜２４を除去した後、上記半導体能動層２３3 の露出表
面を酸化してゲート酸化膜３１を形成し、ついで、半導
体基板の主面側にゲート電極として用いるドープド・シ
リコン半導体層３２を堆積する。つぎに、図４(B) に示
されるように、半導体層３２を所定の寸法に加工してゲ
ート電極３２1を形成し、その後例えばイオン注入法に
より第２導電形（ｎ+）のソース領域３３とドレイン領
域３４を形成し、その後、絶縁膜３５を半導体基板の主
面側に堆積し、その後ソース領域とドレイン領域上にコ
ンタクト孔３５Ａ，３５Ｂを形成し、最後にソース電極
３６とドレイン電極３７を形成する。
膜２４を除去した後、上記半導体能動層２３3 の露出表
面を酸化してゲート酸化膜３１を形成し、ついで、半導
体基板の主面側にゲート電極として用いるドープド・シ
リコン半導体層３２を堆積する。つぎに、図４(B) に示
されるように、半導体層３２を所定の寸法に加工してゲ
ート電極３２1を形成し、その後例えばイオン注入法に
より第２導電形（ｎ+）のソース領域３３とドレイン領
域３４を形成し、その後、絶縁膜３５を半導体基板の主
面側に堆積し、その後ソース領域とドレイン領域上にコ
ンタクト孔３５Ａ，３５Ｂを形成し、最後にソース電極
３６とドレイン電極３７を形成する。
【００２２】図４(C)は、図４(B)に示した半導体装置の
ゲート電極上を１Ｊ−１Ｊ’線方向に、換言すれば、ゲ
ート幅方向に切った断面図を示す。図８(B) に示した従
来の製造方法では、ゲート電極用シリコン膜７が能動領
域をはみでた部分において絶縁膜の厚さ（ｔ1 ）は極め
て薄くなり、ゲートの寄生容量がいたずらに増大してい
た。これに対し、本発明の製造方法における図４(A) で
は、ゲート電極用シリコン膜３２1が能動領域をはみで
た部分において絶縁膜の厚さ（ｔ5）は３０，２５1 ，
２２のトータル厚さとなり、その結果、この部分の絶縁
膜の全厚さは、従来に比較して十分厚くなり、ゲートの
寄生容量を著しく軽減することができる。なお、図４
(C)中、３８はゲート電極３２1を他の装置と接続するた
めのゲート取出電極である。
ゲート電極上を１Ｊ−１Ｊ’線方向に、換言すれば、ゲ
ート幅方向に切った断面図を示す。図８(B) に示した従
来の製造方法では、ゲート電極用シリコン膜７が能動領
域をはみでた部分において絶縁膜の厚さ（ｔ1 ）は極め
て薄くなり、ゲートの寄生容量がいたずらに増大してい
た。これに対し、本発明の製造方法における図４(A) で
は、ゲート電極用シリコン膜３２1が能動領域をはみで
た部分において絶縁膜の厚さ（ｔ5）は３０，２５1 ，
２２のトータル厚さとなり、その結果、この部分の絶縁
膜の全厚さは、従来に比較して十分厚くなり、ゲートの
寄生容量を著しく軽減することができる。なお、図４
(C)中、３８はゲート電極３２1を他の装置と接続するた
めのゲート取出電極である。
【００２３】図５は、本発明の製造方法により製造した
半導体装置の一例を示している。この図においては、半
導体装置が絶縁膜２２上に複数個形成され、相互に電気
的に接続されている場合を示している。この構造から本
発明の半導体装置は、大規模集積回路に容易に適用でき
ることが明らかであろう。本発明の製造方法では、第１
に半導体装置の能動領域以外の絶縁膜２２上にくまなく
耐酸化性絶縁膜（例えばシリコン窒化膜）２５1 が配置
され、第２にこの耐酸化性絶縁膜２５1 は能動層の上表
面を除く側面にもすべて配置されていることが特徴とな
っている。このような構成にするのは以下の理由によ
る。
半導体装置の一例を示している。この図においては、半
導体装置が絶縁膜２２上に複数個形成され、相互に電気
的に接続されている場合を示している。この構造から本
発明の半導体装置は、大規模集積回路に容易に適用でき
ることが明らかであろう。本発明の製造方法では、第１
に半導体装置の能動領域以外の絶縁膜２２上にくまなく
耐酸化性絶縁膜（例えばシリコン窒化膜）２５1 が配置
され、第２にこの耐酸化性絶縁膜２５1 は能動層の上表
面を除く側面にもすべて配置されていることが特徴とな
っている。このような構成にするのは以下の理由によ
る。
【００２４】これまで、従来技術では、能動層を図７
(B) に示されるように島状に加工することによって電気
的に絶縁分離してきた。一方で、能動層を絶縁分離する
方法としては、図７(B)において、半導体層１１1上に所
定の平面形状を有する耐酸化性絶縁膜を形成し、その
後、半導体基板を酸化雰囲気に晒して露出した半導体層
の領域を酸化膜に替えるという手法が知られている。
（選択酸化法 :LOCOS法）
(B) に示されるように島状に加工することによって電気
的に絶縁分離してきた。一方で、能動層を絶縁分離する
方法としては、図７(B)において、半導体層１１1上に所
定の平面形状を有する耐酸化性絶縁膜を形成し、その
後、半導体基板を酸化雰囲気に晒して露出した半導体層
の領域を酸化膜に替えるという手法が知られている。
（選択酸化法 :LOCOS法）
【００２５】しかしながら、この方法では、半導体層１
１1 が厚さ方向に酸化されるとき、酸化反応の先端面が
埋め込み絶縁膜２２にちょうど達した時点で酸化を停止
することは事実上困難である。なぜなら、半導体基板上
の半導体層の厚さのばらつき、酸化速度のばらつきが常
に存在するため、余分な酸化を必要とするからである。
このようにして、一部の半導体装置の能動層では、その
端部で埋め込み絶縁膜を通じた酸素の横方向進入による
横方向酸化が進み、能動層の端部領域の底部から酸化が
進行する。その結果、能動層が底面から酸化膜による応
力を受けて電気的特性が劣化する。また、横方向酸化の
進行は、能動層の小型化という点からも問題となる。こ
のような理由で選択酸化法による能動層領域の絶縁分離
法は適用されていない。
１1 が厚さ方向に酸化されるとき、酸化反応の先端面が
埋め込み絶縁膜２２にちょうど達した時点で酸化を停止
することは事実上困難である。なぜなら、半導体基板上
の半導体層の厚さのばらつき、酸化速度のばらつきが常
に存在するため、余分な酸化を必要とするからである。
このようにして、一部の半導体装置の能動層では、その
端部で埋め込み絶縁膜を通じた酸素の横方向進入による
横方向酸化が進み、能動層の端部領域の底部から酸化が
進行する。その結果、能動層が底面から酸化膜による応
力を受けて電気的特性が劣化する。また、横方向酸化の
進行は、能動層の小型化という点からも問題となる。こ
のような理由で選択酸化法による能動層領域の絶縁分離
法は適用されていない。
【００２６】
【発明の効果】以上説明したように本発明によれば、以
下の効果を得ることができる。 (i) 薄い埋め込み酸化膜を有する半導体基板を用いて半
導体装置を構成する場合においても、半導体装置の能動
層を取り巻く領域を比較的厚い絶縁膜の構成にすること
ができるので、ゲート電極が能動領域をはみ出した部分
の寄生容量の増大を防止することができ、集積回路の動
作の高速化が図れる。 (ii)薄い埋め込み酸化膜を有する半導体基板を用いて半
導体装置を構成する場合においても、半導体装置の能動
層を取り巻く領域を比較的厚い絶縁膜の構成にすること
ができるので、回路接続用の配線容量の増大を防止する
ことができ、集積回路の動作の高速化が図れる。 (iii) 本発明の製造方法では、これまで培われてきた半
導体装置の製造技術をそのまま適用できるだけでなく、
手法上の困難を伴う工程を含んでおらず、セルフアライ
ンも１回だけで済み、半導体装置の歩留まりを低下させ
る要因が極めて少ない利点を有する。
下の効果を得ることができる。 (i) 薄い埋め込み酸化膜を有する半導体基板を用いて半
導体装置を構成する場合においても、半導体装置の能動
層を取り巻く領域を比較的厚い絶縁膜の構成にすること
ができるので、ゲート電極が能動領域をはみ出した部分
の寄生容量の増大を防止することができ、集積回路の動
作の高速化が図れる。 (ii)薄い埋め込み酸化膜を有する半導体基板を用いて半
導体装置を構成する場合においても、半導体装置の能動
層を取り巻く領域を比較的厚い絶縁膜の構成にすること
ができるので、回路接続用の配線容量の増大を防止する
ことができ、集積回路の動作の高速化が図れる。 (iii) 本発明の製造方法では、これまで培われてきた半
導体装置の製造技術をそのまま適用できるだけでなく、
手法上の困難を伴う工程を含んでおらず、セルフアライ
ンも１回だけで済み、半導体装置の歩留まりを低下させ
る要因が極めて少ない利点を有する。
【図１】(A)〜(C)は本発明による電界効果型半導体装置
ならびにその製造方法の一実施例を示す工程断面図であ
る。
ならびにその製造方法の一実施例を示す工程断面図であ
る。
【図２】(A)〜(C)は本実施例の図１(C)の工程後の工程
断面図である。
断面図である。
【図３】(A)〜(C)は本実施例の図２(C)の工程後の工程
断面図である。
断面図である。
【図４】(A)，(B)は本実施例の図３(C)の工程後の工程
断面図、(C)は同図(B)に示される半導体装置のゲート電
極を紙面と直交する方向（１Ｊ−１Ｊ’方向）に切断し
たときの断面図である。
断面図、(C)は同図(B)に示される半導体装置のゲート電
極を紙面と直交する方向（１Ｊ−１Ｊ’方向）に切断し
たときの断面図である。
【図５】本発明の電界効果型半導体装置を実際に集積回
路に組み込んだ状態を示す断面図である。
路に組み込んだ状態を示す断面図である。
【図６】従来の電界効果型半導体装置の一例を示す断面
図である。
図である。
【図７】(A)〜(C)は従来の半導体装置の製造方法の一例
を示す工程断面図である。
を示す工程断面図である。
【図８】(A)は従来例の図７(C)の工程後の工程断面図、
(B)は同図(A)の半導体装置のゲート電極を紙面と直交す
る方向に切断したときの断面図である。
(B)は同図(A)の半導体装置のゲート電極を紙面と直交す
る方向に切断したときの断面図である。
【図９】従来の方法で製造したこの種の半導体装置につ
いて閾値電圧とゲート長の関係を測定した結果を示した
図である。
いて閾値電圧とゲート長の関係を測定した結果を示した
図である。
２１ シリコン半導体 ２２ シリコン酸化膜（第１の絶縁膜） ２３1 シリコン半導体層 ２３2 半導体能動層 ２４ シリコン酸化膜（第２の絶縁膜） ２５ 耐酸化絶縁膜（第３の絶縁膜） ２６ シリコン半導体膜 ２７ シリコン酸化膜 ２８ 耐酸化絶縁膜（第５の絶縁膜） ２９ シリコン酸化物 ３０ シリコン酸化物（第４の絶縁膜） ３１ ゲート酸化膜（第２の絶縁膜） ３２ ゲート電極用半導体層 ３２1 ゲート電極 ３３ ソース領域 ３４ ドレイン領域 ３５ 絶縁膜（第５の絶縁膜） ３６ ソース電極 ３７ ドレイン電極 ３８ ゲート取出電極
Claims (3)
- 【請求項１】 半導体基体上に形成された第１の絶縁膜
と、 この絶縁膜上に配置されかつ第１の導電形の半導体能動
層を挟んで両側に形成された第２導電形のソース領域お
よびドレイン領域と、 これらの半導体能動層，ソース領域およびドレイン領域
の上および側面を覆う第２の絶縁膜と、 前記半導体能動層上に前記第２の絶縁膜を介して配置さ
れたゲート電極と、前記半導体能動層と前記第２の絶縁膜とが配置された以
外の前記第１の絶縁膜上および少なくとも前記半導体能
動層，ソース領域，ドレイン領域側面に前記第２の絶縁
膜を介して 配置された耐酸化性の第３の絶縁膜と、 この耐酸化性の第３の絶縁膜上に配置された第４の絶縁
膜と、前記ゲート電極，前記第２の絶縁膜，前記第３の絶縁
膜，および，前記第４の絶縁膜上に配置された 第５の絶
縁膜と、 この第５の絶縁膜上に配置されかつこの第５の絶縁膜お
よび前記第２の絶縁膜に開けられたコンタクト孔を介し
て前記ソース領域およびドレイン領域にそれぞれ接続さ
れたソース電極およびドレイン電極とを備えたことを特
徴とする電界効果型半導体装置。 - 【請求項２】 半導体基体上に第１の絶縁層が形成さ
れ、さらにこの第１の絶縁層上に第１の半導体層を形成
した半導体構造体を用意する工程と、前記第１の半導体
層を所定の平面寸法に加工する工程と、この加工された
第１の半導体層上および側面に第２の絶縁膜を形成する
工程と、半導体構造体の主面上に第３の耐酸化性絶縁膜
を堆積する工程と、この第３の耐酸化性絶縁膜上に第２
の半導体層を堆積する工程と、この第２の半導体層上に
第４の絶縁膜を形成する工程と、この第４の絶縁膜上に
第５の耐酸化性絶縁膜を堆積する工程と、この第５の耐
酸化性絶縁膜を、所定の平面寸法に加工された第１の半
導体層の領域を被う寸法に加工する工程と、この第５の
耐酸化性絶縁膜をマスクとして第２の半導体層を酸化し
て主たる領域を半導体酸化物に変える工程と、その後、
第５の耐酸化性絶縁膜およびこの第５の耐酸化性絶縁膜
下部に残っている第４の絶縁膜を除去して第４の絶縁膜
下部に残る前記第２の半導体層を露出させる工程と、そ
の後、この第２の半導体層をエッチングして前記加工さ
れた第１の半導体層上の第３の耐酸化性絶縁膜を露出さ
せる工程と、前記加工された第１の半導体層の周辺に一
部残っている第２の半導体層を酸化物に変える工程と、
半導体構造体の主面側に露出している前記第３の耐酸化
性絶縁膜をエッチングして第２の絶縁膜を露出させる工
程と、前記第１の半導体層上の所定位置にゲート絶縁膜
を介してゲート電極を形成する工程と、前記第１の半導
体層中にソースおよびドレイン領域を形成する工程と、
前記ソースおよびドレイン領域にそれぞれ接続するソー
ス電極およびドレイン電極を前記第１の半導体層上に形
成する工程とを含むことを特徴とする電界効果型半導体
装置の製造方法。 - 【請求項３】 半導体基体上に第１の絶縁層が形成さ
れ、さらにこの第１の絶縁層上に第１の半導体層を形成
した半導体構造体を用意する工程と、前記第１の半導体
層を所定の平面寸法に加工する工程と、この加工された
第１の半導体層上および側面に第２の絶縁膜を形成する
工程と、半導体構造体の主面上に第３の耐酸化性絶縁膜
を堆積する工程と、この第３の耐酸化性絶縁膜上に第２
の半導体層を堆積する工程と、この第２の半導体層上に
第４の絶縁膜を形成する工程と、この第４の絶縁膜上に
第５の耐酸化性絶縁膜を堆積する工程と、この第５の耐
酸化性絶縁膜を、所定の平面寸法に加工された第１の半
導体層の領域を被う寸法に加工する工程と、この第５の
耐酸化性絶縁膜をマスクとして第２の半導体層を酸化し
て主たる領域を半導体酸化物に変える工程と、その後、
第５の耐酸化性絶縁膜およびこの第５の耐酸化性絶縁膜
下部に残っている第４の絶縁膜を除去して第４の絶縁膜
下部に残る前記第２の半導体層を露出させる工程と、そ
の後、この第２の半導体層をエッチングして前記加工さ
れた第１の半導体層上の第３の耐酸化性絶縁膜を露出さ
せる工程と、前記加工された第１の半導体層の周辺に一
部残っている第２の半導体層を酸化物に変える工程と、
半導体構造体の主面側に露出している前記第３の耐酸化
性絶縁膜をエッチングして第２の絶縁膜を露出させる工
程と、前記第２の絶縁膜を露出させる工程の後に、前記
第１の半導体層を第１の導電形の半導体能動層にする工
程と、この半導体能動層上の第２の絶縁膜を除去してゲ
ート酸化膜を形成する工程と、前記ゲート酸化膜上にゲ
ート電極を形成する工程と、前記ゲート電極下の領域を
挾むように前記第１の半導体層中にソースおよびドレイ
ン領域を形成する工程と、この半導体構造体上に絶縁層
を形成する工程と、この絶縁層およびその下に配置され
る前記ゲート酸化膜に開けられたコンタクト孔を介して
前記ソースおよびドレイン領域に接続されたソース電極
およびドレイン電極を形成する工程とを備えたことを特
徴とする電界効果型半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-16093 | 1991-01-14 | ||
| JP1609391A JPH04241465A (ja) | 1991-01-14 | 1991-01-14 | 電界効果型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645609A JPH0645609A (ja) | 1994-02-18 |
| JP2663371B2 true JP2663371B2 (ja) | 1997-10-15 |
Family
ID=11906904
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1609391A Pending JPH04241465A (ja) | 1991-01-14 | 1991-01-14 | 電界効果型半導体装置の製造方法 |
| JP4023331A Expired - Fee Related JP2663371B2 (ja) | 1991-01-14 | 1992-01-14 | 電界効果型半導体装置及びその製造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1609391A Pending JPH04241465A (ja) | 1991-01-14 | 1991-01-14 | 電界効果型半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0495562B1 (ja) |
| JP (2) | JPH04241465A (ja) |
| KR (1) | KR950001156B1 (ja) |
| DE (1) | DE69226291T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241465A (ja) * | 1991-01-14 | 1992-08-28 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置の製造方法 |
| JP3078720B2 (ja) * | 1994-11-02 | 2000-08-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752167A (en) * | 1980-09-16 | 1982-03-27 | Nippon Telegr & Teleph Corp <Ntt> | Insulated gate type field effect transistor and manufacture thereof |
| JPS5830123A (ja) * | 1981-08-18 | 1983-02-22 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61166074A (ja) * | 1985-01-17 | 1986-07-26 | Fujitsu Ltd | 絶縁ゲ−ト型トランジスタ及びその製造方法 |
| JPS6427272A (en) * | 1987-07-23 | 1989-01-30 | Agency Ind Science Techn | Semiconductor device |
| JPH02291175A (ja) * | 1989-04-29 | 1990-11-30 | Fujitsu Ltd | 絶縁ゲート型電界効果トランジスタ |
| JPH04241465A (ja) * | 1991-01-14 | 1992-08-28 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置の製造方法 |
-
1991
- 1991-01-14 JP JP1609391A patent/JPH04241465A/ja active Pending
-
1992
- 1992-01-08 KR KR92000138A patent/KR950001156B1/ko not_active IP Right Cessation
- 1992-01-11 EP EP19920250010 patent/EP0495562B1/en not_active Expired - Lifetime
- 1992-01-11 DE DE1992626291 patent/DE69226291T2/de not_active Expired - Lifetime
- 1992-01-14 JP JP4023331A patent/JP2663371B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645609A (ja) | 1994-02-18 |
| EP0495562A3 (en) | 1993-05-12 |
| EP0495562A2 (en) | 1992-07-22 |
| DE69226291T2 (de) | 1999-04-29 |
| EP0495562B1 (en) | 1998-07-22 |
| KR950001156B1 (en) | 1995-02-11 |
| DE69226291D1 (de) | 1998-08-27 |
| JPH04241465A (ja) | 1992-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6188104B1 (en) | Trench DMOS device having an amorphous silicon and polysilicon gate | |
| US4689871A (en) | Method of forming vertically integrated current source | |
| JP2000196075A (ja) | 半導体装置及びその製造方法 | |
| US5225356A (en) | Method of making field-effect semiconductor device on sot | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| US5073506A (en) | Method for making a self-aligned lateral bipolar SOI transistor | |
| JPS60202965A (ja) | 改良した酸化物画定型トランジスタの製造方法及びその結果得られる構成体 | |
| JP2663371B2 (ja) | 電界効果型半導体装置及びその製造方法 | |
| JP3340177B2 (ja) | 電界効果型トランジスタ | |
| US5459347A (en) | Method of making field-effect semiconductor device on SOI | |
| JP3127253B2 (ja) | Ｓｏｉ型半導体装置およびその製造方法 | |
| JPH0298939A (ja) | 半導体装置の製造方法 | |
| JP3312683B2 (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| KR100249022B1 (ko) | 반도체장치의 소자 격리 방법 | |
| KR100197656B1 (ko) | 반도체 에스.오.아이.소자의 제조방법 | |
| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer | |
| KR100265327B1 (ko) | 몸체 부유 효과가 없는 에스오아이(soi) 소자 및 그 제조방법 | |
| JP2531688B2 (ja) | 半導体装置の製造方法 | |
| JPS63305566A (ja) | 半導体装置およびその製造方法 | |
| KR920004328B1 (ko) | 자기정렬콘택(Self-Aligned Contact) 형성방법 | |
| JP2712889B2 (ja) | 半導体装置の製造方法 | |
| JPH0298940A (ja) | 半導体装置の製造方法 | |
| JPH03163832A (ja) | 半導体装置 | |
| JPH06151842A (ja) | 半導体装置及びその製造方法 | |
| JPS5933876A (ja) | Ｍｉｓ型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090620 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |