JP2001144030A - 十分に自己整合した局所的相互接続体を備えた半導体デバイスとそのデバイスの製造法 - Google Patents
十分に自己整合した局所的相互接続体を備えた半導体デバイスとそのデバイスの製造法Info
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Abstract
(57)【要約】
【課題】 十分に自己整合した局所的相互接続体を備え
た半導体デバイスとその製造法を提供する。 【解決手段】 基板は間隔距離を有して配置されたソー
ス領域およびドレイン領域を有する。ゲート部分は前記
領域の隣接する対の間から上方向に絶縁体層の中に延長
される。前記絶縁体層を通して前記ソース領域および前
記ドレイン領域に対する局所的相互接続体を作成するた
めに、エッチング領域を用いてパターンに作成するため
のエッチングが実行される。前記エッチング領域は、１
つの前記ゲート部分の上で１つの前記領域の上の位置か
ら他の前記領域の上の位置まで延長される。このエッチ
ング領域の中でのエッチングにより、前記ゲート部分の
反対側側面の上におよびそれに直接に隣接して凹部が作
成される。導電体層が堆積されて前記凹部が充填され、
そして次に前記ゲート部分の上側端部にまで平坦化され
る。
た半導体デバイスとその製造法を提供する。 【解決手段】 基板は間隔距離を有して配置されたソー
ス領域およびドレイン領域を有する。ゲート部分は前記
領域の隣接する対の間から上方向に絶縁体層の中に延長
される。前記絶縁体層を通して前記ソース領域および前
記ドレイン領域に対する局所的相互接続体を作成するた
めに、エッチング領域を用いてパターンに作成するため
のエッチングが実行される。前記エッチング領域は、１
つの前記ゲート部分の上で１つの前記領域の上の位置か
ら他の前記領域の上の位置まで延長される。このエッチ
ング領域の中でのエッチングにより、前記ゲート部分の
反対側側面の上におよびそれに直接に隣接して凹部が作
成される。導電体層が堆積されて前記凹部が充填され、
そして次に前記ゲート部分の上側端部にまで平坦化され
る。
Description
【０００１】
【発明の属する技術分野】本発明は全体的に言えば、半
導体デバイスとその製造法に関する。さらに詳細に言え
ば、本発明はゲート部分に対して十分に自己整合した局
所的相互接続体を備えた半導体デバイスと、このような
デバイスを製造する方法に関する。
導体デバイスとその製造法に関する。さらに詳細に言え
ば、本発明はゲート部分に対して十分に自己整合した局
所的相互接続体を備えた半導体デバイスと、このような
デバイスを製造する方法に関する。
【０００２】
【発明が解決しようとする課題】従来の形式の１つの集
積回路では、金属・酸化物・半導体電界効果トランジス
タ（ＭＯＳＦＥＴ）の製造は次の方式で実行される。Ｐ
形シリコン基板は、間隔距離を有して配置されたｎ＋形
のソース領域およびドレイン領域を有する。これらのソ
ース領域およびドレイン領域は、基板の上側表面に隣接
して作成される。ソース領域およびドレイン領域は、上
方向に面している表面部分をその上に有する。これらの
表面部分のおのおのは、基板の上側表面全体のそれぞれ
の部分である。ソース領域およびドレイン領域の上の表
面部分の間の位置から上方向に延長して、ゲート部分が
作成される。このゲート部分は、基板の上に配置された
ゲート誘電体層と、このゲート誘電体層の上に配置され
たゲート電極と、このゲート電極の上に配置された絶縁
体層とを有する。ゲート誘電体層とゲート電極と絶縁体
層との反対側の側面に、絶縁体側壁が備えられる。基板
およびゲート部分の上に、誘電体層が作成される。この
誘電体層の上側表面のレベルは、ゲート部分の上側端部
のレベルよりも高い。
積回路では、金属・酸化物・半導体電界効果トランジス
タ（ＭＯＳＦＥＴ）の製造は次の方式で実行される。Ｐ
形シリコン基板は、間隔距離を有して配置されたｎ＋形
のソース領域およびドレイン領域を有する。これらのソ
ース領域およびドレイン領域は、基板の上側表面に隣接
して作成される。ソース領域およびドレイン領域は、上
方向に面している表面部分をその上に有する。これらの
表面部分のおのおのは、基板の上側表面全体のそれぞれ
の部分である。ソース領域およびドレイン領域の上の表
面部分の間の位置から上方向に延長して、ゲート部分が
作成される。このゲート部分は、基板の上に配置された
ゲート誘電体層と、このゲート誘電体層の上に配置され
たゲート電極と、このゲート電極の上に配置された絶縁
体層とを有する。ゲート誘電体層とゲート電極と絶縁体
層との反対側の側面に、絶縁体側壁が備えられる。基板
およびゲート部分の上に、誘電体層が作成される。この
誘電体層の上側表面のレベルは、ゲート部分の上側端部
のレベルよりも高い。
【０００３】次に、ソース領域およびドレイン領域に対
する局所的接続体を作成するために、ソース領域および
ドレイン領域のそれぞれにおのおのが対応する２つの間
隔距離を有するエッチング領域を備えたエッチング・マ
スクを用いて、選択的エッチング技術により、パターン
に作成するためのエッチングが実行される。このエッチ
ングの期間中に、誘電体層を通してソース領域またはド
レイン領域の１つの領域の頂部の表面部分にまで達する
下方に延長されたそれぞれの凹部が、それぞれのエッチ
ング領域の中に作成される。その後、導電体材料の層が
デバイスの上に堆積されて、これらの凹部が充填され
る。次に、誘電体層の頂部に対して平坦化が行われる。
この平坦化によりこれらの凹部の中に残った導電体材料
の部分が、ソース領域およびドレイン領域に対する局所
的接続体としての役割を果たす。
する局所的接続体を作成するために、ソース領域および
ドレイン領域のそれぞれにおのおのが対応する２つの間
隔距離を有するエッチング領域を備えたエッチング・マ
スクを用いて、選択的エッチング技術により、パターン
に作成するためのエッチングが実行される。このエッチ
ングの期間中に、誘電体層を通してソース領域またはド
レイン領域の１つの領域の頂部の表面部分にまで達する
下方に延長されたそれぞれの凹部が、それぞれのエッチ
ング領域の中に作成される。その後、導電体材料の層が
デバイスの上に堆積されて、これらの凹部が充填され
る。次に、誘電体層の頂部に対して平坦化が行われる。
この平坦化によりこれらの凹部の中に残った導電体材料
の部分が、ソース領域およびドレイン領域に対する局所
的接続体としての役割を果たす。
【０００４】この従来の製造技術を用いることを考察し
てみるならば、エッチング・マスクをデバイスと精密に
整合させることは非常に難しいことである。特に、ソー
ス領域およびドレイン領域のそれぞれの上に２個のエッ
チング領域のおのおのを正しく配置することは非常に難
しい。この困難さは、集積化のレベルが近年ますます進
んでいるという事実に一部分の原因があるが、しかし整
合技術は回路の実際の寸法と同じようには微細化されて
いないことにも一部分の原因がある。その理由は、整合
技術には機械的な配慮が含まれており、一方、回路の形
状の寸法には光学的な配慮が含まれているからである。
これらの配慮は、２つのエッチング領域の間の間隔距離
に影響を与える。理想的に望ましいことは、２つのエッ
チング領域の間隔距離がゲート部分の幅と等しいことで
あり、したがって、２つのエッチング領域の両方が正し
く配置される場合には、エッチング領域の隣接する側面
のおのおのがゲート部分のそれぞれの側面端部の真上に
配置され、そしてその結果として作成される凹部のおの
おのが誘電体材料を介在することなくゲート部分に直接
に隣接することであるであろう。けれども実際の場合に
は、配置にはエラーが付きものであり、このエラーに伴
う潜在的な問題点のために、２つのエッチング領域はゲ
ート部分の幅よりもいくらか大きい間隔距離をそれらの
間に有する。したがって、これらの２つのエッチング領
域の両方が正しく配置される場合には、エッチング領域
の隣接する側面のおのおのがゲート部分のそれぞれの側
面端部から小さな距離だけ外側方向に配置され、そして
その結果得られる２つの凹部のおのおのは、それぞれの
凹部とゲート部分との間にいくらかの誘電体材料を有し
て、ゲート部分から小さな距離の間隔距離を有するであ
ろう。
てみるならば、エッチング・マスクをデバイスと精密に
整合させることは非常に難しいことである。特に、ソー
ス領域およびドレイン領域のそれぞれの上に２個のエッ
チング領域のおのおのを正しく配置することは非常に難
しい。この困難さは、集積化のレベルが近年ますます進
んでいるという事実に一部分の原因があるが、しかし整
合技術は回路の実際の寸法と同じようには微細化されて
いないことにも一部分の原因がある。その理由は、整合
技術には機械的な配慮が含まれており、一方、回路の形
状の寸法には光学的な配慮が含まれているからである。
これらの配慮は、２つのエッチング領域の間の間隔距離
に影響を与える。理想的に望ましいことは、２つのエッ
チング領域の間隔距離がゲート部分の幅と等しいことで
あり、したがって、２つのエッチング領域の両方が正し
く配置される場合には、エッチング領域の隣接する側面
のおのおのがゲート部分のそれぞれの側面端部の真上に
配置され、そしてその結果として作成される凹部のおの
おのが誘電体材料を介在することなくゲート部分に直接
に隣接することであるであろう。けれども実際の場合に
は、配置にはエラーが付きものであり、このエラーに伴
う潜在的な問題点のために、２つのエッチング領域はゲ
ート部分の幅よりもいくらか大きい間隔距離をそれらの
間に有する。したがって、これらの２つのエッチング領
域の両方が正しく配置される場合には、エッチング領域
の隣接する側面のおのおのがゲート部分のそれぞれの側
面端部から小さな距離だけ外側方向に配置され、そして
その結果得られる２つの凹部のおのおのは、それぞれの
凹部とゲート部分との間にいくらかの誘電体材料を有し
て、ゲート部分から小さな距離の間隔距離を有するであ
ろう。
【０００５】もちろん通常は、デバイスに対するマスク
の要求された位置と実際の位置との間に物理的なオフセ
ットがあるために、２つのエッチング領域はゲート部分
に対して完全には正しく配置されることはない。したが
って、オフセットが存在する時、典型的には、２つのエ
ッチング領域の一方がゲート部分とわずかに重なる端部
部分を有し、そして他のエッチング領域がゲート部分か
らわずかに離れるであろう。その結果、作成された一方
の凹部はゲート部分に直接に隣接するが、しかし他の凹
部は誘電体材料が介在してゲート部分からわずかに離れ
るであろう。
の要求された位置と実際の位置との間に物理的なオフセ
ットがあるために、２つのエッチング領域はゲート部分
に対して完全には正しく配置されることはない。したが
って、オフセットが存在する時、典型的には、２つのエ
ッチング領域の一方がゲート部分とわずかに重なる端部
部分を有し、そして他のエッチング領域がゲート部分か
らわずかに離れるであろう。その結果、作成された一方
の凹部はゲート部分に直接に隣接するが、しかし他の凹
部は誘電体材料が介在してゲート部分からわずかに離れ
るであろう。
【０００６】局所的相互接続体のおのおのとそれらに付
随するソース領域またはドレイン領域との間に必要な接
触領域が存在することを確実に得ながら、エッチング・
マスクの中のこのようなオフセットとエッチング領域の
間の付加された間隔距離を補償するために、従来の処理
工程ではソース領域およびドレイン領域を必要であるよ
りも大きい寸法に製造する。このようなＭＯＳＦＥＴを
多数個有する集積回路では、もしソース領域およびドレ
イン領域が理想的な寸法であるよりも集積回路の全体を
いくらか大きくなければならない。例えば、１５％ない
し２５％程度大きくなければならない。このために、集
積回路の回路密度は要求された密度よりも低くなる。さ
らに、ソース領域およびドレイン領域のおのおのは必要
な寸法よりも大きいから、その結果、接合の面積領域が
大きくなり、接合の静電容量が大きくなり、接合の漏洩
電流が大きくなり、そしてソース抵抗値とドレイン抵抗
値とが大きくなる。したがって、局所的相互接続体を作
成するためのこの従来の技術は、その目指している目的
に対しては全体的には適切であるが、すべての点におい
て十分に満足であるわけではない。
随するソース領域またはドレイン領域との間に必要な接
触領域が存在することを確実に得ながら、エッチング・
マスクの中のこのようなオフセットとエッチング領域の
間の付加された間隔距離を補償するために、従来の処理
工程ではソース領域およびドレイン領域を必要であるよ
りも大きい寸法に製造する。このようなＭＯＳＦＥＴを
多数個有する集積回路では、もしソース領域およびドレ
イン領域が理想的な寸法であるよりも集積回路の全体を
いくらか大きくなければならない。例えば、１５％ない
し２５％程度大きくなければならない。このために、集
積回路の回路密度は要求された密度よりも低くなる。さ
らに、ソース領域およびドレイン領域のおのおのは必要
な寸法よりも大きいから、その結果、接合の面積領域が
大きくなり、接合の静電容量が大きくなり、接合の漏洩
電流が大きくなり、そしてソース抵抗値とドレイン抵抗
値とが大きくなる。したがって、局所的相互接続体を作
成するためのこの従来の技術は、その目指している目的
に対しては全体的には適切であるが、すべての点におい
て十分に満足であるわけではない。
【０００７】
【課題を解決するための手段】集積回路の寸法を小さく
することができるために、２つの局所的相互接続体の間
に配置されたデバイスの一部分に対して自己整合した前
記２つの局所的相互接続体を有する集積回路と、このよ
うなデバイスの製造法とが要請されていることが前記の
説明から分かるであろう。
することができるために、２つの局所的相互接続体の間
に配置されたデバイスの一部分に対して自己整合した前
記２つの局所的相互接続体を有する集積回路と、このよ
うなデバイスの製造法とが要請されていることが前記の
説明から分かるであろう。
【０００８】本発明の１つの形式に従い、この統制を満
たす方法が得られる。この方法は、上方向に面した第１
表面部分および第２表面部分をその上にそれぞれ備えた
横方向に間隔距離を有する第１部分および第２部分と、
第１表面部分と第２表面部分との間の位置から上方向に
第１表面部分および第２表面部分のおのおのを越えて延
長された第３部分と、を有する構造体を製造する段階
と、第１表面部分および第２表面部分の上に配置された
部分を有する絶縁体層を構造体の上に作成する段階と、
ここで第３部分が絶縁体層の中に延長されており、第１
表面部分の上に配置された位置から第２表面部分の上に
配置された位置まで延長されたエッチング領域を有する
エッチング・パターンを用いて絶縁体層の上側側面にパ
ターンに作成するためのエッチングを実行する段階と、
ここでエッチング領域の中のエッチングにより絶縁体層
を通り第３部分の反対側側面の上の第１表面部分および
第２表面部分に向けて下方にそれぞれが延長された第１
凹部および第２凹部が作成され、第１凹部および第２凹
部の中に導電体材料を堆積する段階と、第３部分の上側
端部部分に対応するレベルまでデバイスの上側側面を平
坦化する段階とを有する。
たす方法が得られる。この方法は、上方向に面した第１
表面部分および第２表面部分をその上にそれぞれ備えた
横方向に間隔距離を有する第１部分および第２部分と、
第１表面部分と第２表面部分との間の位置から上方向に
第１表面部分および第２表面部分のおのおのを越えて延
長された第３部分と、を有する構造体を製造する段階
と、第１表面部分および第２表面部分の上に配置された
部分を有する絶縁体層を構造体の上に作成する段階と、
ここで第３部分が絶縁体層の中に延長されており、第１
表面部分の上に配置された位置から第２表面部分の上に
配置された位置まで延長されたエッチング領域を有する
エッチング・パターンを用いて絶縁体層の上側側面にパ
ターンに作成するためのエッチングを実行する段階と、
ここでエッチング領域の中のエッチングにより絶縁体層
を通り第３部分の反対側側面の上の第１表面部分および
第２表面部分に向けて下方にそれぞれが延長された第１
凹部および第２凹部が作成され、第１凹部および第２凹
部の中に導電体材料を堆積する段階と、第３部分の上側
端部部分に対応するレベルまでデバイスの上側側面を平
坦化する段階とを有する。
【０００９】本発明のまた別の形式に従い、前記で説明
された要請を満たす装置が得られる。この装置は、上方
向に面した第１表面部分および第２表面部分をその上に
それぞれ備えた横方向に間隔距離を有する第１部分およ
び第２部分と、第１表面部分と第２表面部分との間の位
置から上方向に第１表面部分および第２表面部分のおの
おのを越えて延長された第３部分と、第１表面部分およ
び第２表面部分の上に配置された部分を有する絶縁体層
と、ここで第３部分が絶縁体層の中に延長され、絶縁体
層を通り第３部分の反対側側面の上の第１表面部分およ
び第２表面部分に向けて下方にそれぞれが延長された第
１凹部および第２凹部を有する絶縁体層とを有し、この
ような凹部のおのおのが第３部分のそれぞれの側面に直
接に隣接しおよびこのような凹部分のおのおのがその内
部に導電体材料を有する。
された要請を満たす装置が得られる。この装置は、上方
向に面した第１表面部分および第２表面部分をその上に
それぞれ備えた横方向に間隔距離を有する第１部分およ
び第２部分と、第１表面部分と第２表面部分との間の位
置から上方向に第１表面部分および第２表面部分のおの
おのを越えて延長された第３部分と、第１表面部分およ
び第２表面部分の上に配置された部分を有する絶縁体層
と、ここで第３部分が絶縁体層の中に延長され、絶縁体
層を通り第３部分の反対側側面の上の第１表面部分およ
び第２表面部分に向けて下方にそれぞれが延長された第
１凹部および第２凹部を有する絶縁体層とを有し、この
ような凹部のおのおのが第３部分のそれぞれの側面に直
接に隣接しおよびこのような凹部分のおのおのがその内
部に導電体材料を有する。
【００１０】
【発明の実施の形態】添付図面を参照しての下記の詳細
な説明により、本発明をさらによく理解することができ
るであろう。
な説明により、本発明をさらによく理解することができ
るであろう。
【００１１】図１は、本発明を実施する半導体デバイス
１０の一部分の横断面概要図である。図１は、その製造
工程の中間段階におけるデバイス１０を示した図であ
る。
１０の一部分の横断面概要図である。図１は、その製造
工程の中間段階におけるデバイス１０を示した図であ
る。
【００１２】図１に示された製造段階では、デバイス１
０は半導体基板１１を有する。半導体基板１１の材料
は、例えば、Ｐ形シリコンであることができる。基板１
１は、その上側表面の近くに間隔を有して配置されたソ
ース領域およびドレイン領域１３〜１４を有する。ソー
ス領域およびドレイン領域１３〜１４はそれぞれ、ｎ＋
形領域であることができる。ソース領域およびドレイン
領域１３〜１４はそれぞれ、上側に面した表面部分１７
および１８をその上側側面に有する。表面部分１７〜１
８のおのおのは、基板１１の上側表面全体の一部分であ
る。
０は半導体基板１１を有する。半導体基板１１の材料
は、例えば、Ｐ形シリコンであることができる。基板１
１は、その上側表面の近くに間隔を有して配置されたソ
ース領域およびドレイン領域１３〜１４を有する。ソー
ス領域およびドレイン領域１３〜１４はそれぞれ、ｎ＋
形領域であることができる。ソース領域およびドレイン
領域１３〜１４はそれぞれ、上側に面した表面部分１７
および１８をその上側側面に有する。表面部分１７〜１
８のおのおのは、基板１１の上側表面全体の一部分であ
る。
【００１３】デバイス１０はさらにゲート部分２１を有
する。ゲート部分２１は、基板１１の上側表面の上に、
特に表面部分１７〜１８の間の位置の上に、上方向に延
長されて備えられる。ゲート部分２１は、ゲート誘電体
層２２を有する。ゲート誘電体層２２は、ソース領域お
よびドレイン領域１３〜１４との間のシリコン基板１１
の上に備えられる。この開示された実施例では、ゲート
誘電体層２２は二酸化シリコンである。ゲート誘電体層
２２の上にゲート電極２３が備えられる。この開示され
た実施例では、ゲート電極２３はｎ＋形に不純物が添加
されたポリシリコン材料である。ゲート部分２１はま
た、ゲート電極２３の上側側面の上に絶縁体層２８を有
する。この開示された実施例では、絶縁体層２８はＳｉ
3Ｎ4のような窒化物で作成される。ゲート部分２１はさ
らに、間隔距離を有して配置された２個の絶縁体側壁２
６および２７を有する。２個の絶縁体側壁２６および２
７の間に、誘電体層２２とゲート電極２３と絶縁体層２
８とを有する。側壁２６〜２７はまた、Ｓｉ3Ｎ4のよう
な窒化物で作成される。
する。ゲート部分２１は、基板１１の上側表面の上に、
特に表面部分１７〜１８の間の位置の上に、上方向に延
長されて備えられる。ゲート部分２１は、ゲート誘電体
層２２を有する。ゲート誘電体層２２は、ソース領域お
よびドレイン領域１３〜１４との間のシリコン基板１１
の上に備えられる。この開示された実施例では、ゲート
誘電体層２２は二酸化シリコンである。ゲート誘電体層
２２の上にゲート電極２３が備えられる。この開示され
た実施例では、ゲート電極２３はｎ＋形に不純物が添加
されたポリシリコン材料である。ゲート部分２１はま
た、ゲート電極２３の上側側面の上に絶縁体層２８を有
する。この開示された実施例では、絶縁体層２８はＳｉ
3Ｎ4のような窒化物で作成される。ゲート部分２１はさ
らに、間隔距離を有して配置された２個の絶縁体側壁２
６および２７を有する。２個の絶縁体側壁２６および２
７の間に、誘電体層２２とゲート電極２３と絶縁体層２
８とを有する。側壁２６〜２７はまた、Ｓｉ3Ｎ4のよう
な窒化物で作成される。
【００１４】ゲート部分２１が作成された後、基板１１
の上とゲート部分２１の上とに、絶縁体のプリメタル誘
電体（ＰＭＤ、pre-metal dielectric）層３１が取り付
けられる。この開示された実施例では、ＰＭＤ層３１は
二酸化シリコンである。層３１の頂部表面は初期にはゲ
ート部分２１よりも高くそしてゲート部分２１を覆って
いるが、しかし後で平坦化されてその高さがゲート部分
２１の上側端部と対応するレベル３２にされる。層３１
は、ソース領域およびドレイン領域１３〜１４の上の表
面部分１７、１８に取り付けられ、およびまた側壁２
６、２７に取り付けられる。この時点において、ゲート
電極２３に対する電気的接続体を作成することができる
ために、図１の面からそれに垂直な方向に沿って一定の
間隔距離を有する置に、窒化物の絶縁体層２８を通る開
口部をエッチングにより作成することができる。
の上とゲート部分２１の上とに、絶縁体のプリメタル誘
電体（ＰＭＤ、pre-metal dielectric）層３１が取り付
けられる。この開示された実施例では、ＰＭＤ層３１は
二酸化シリコンである。層３１の頂部表面は初期にはゲ
ート部分２１よりも高くそしてゲート部分２１を覆って
いるが、しかし後で平坦化されてその高さがゲート部分
２１の上側端部と対応するレベル３２にされる。層３１
は、ソース領域およびドレイン領域１３〜１４の上の表
面部分１７、１８に取り付けられ、およびまた側壁２
６、２７に取り付けられる。この時点において、ゲート
電極２３に対する電気的接続体を作成することができる
ために、図１の面からそれに垂直な方向に沿って一定の
間隔距離を有する置に、窒化物の絶縁体層２８を通る開
口部をエッチングにより作成することができる。
【００１５】ゲート部分２１はソース領域およびドレイ
ン領域１３〜１４と一緒になって金属・酸化物・半導体
電界効果トランジスタ（ＭＯＳＦＥＴ）を定めること
は、当業者には理解されるであろう。本発明が特定のＭ
ＯＳＦＥＴについて説明されるが、それは単に例示のた
めである。本発明に従う方法は、ＭＯＳＦＥＴと共に用
いられる場合に限定されるわけではなく、その他の回路
部品を製造するのにも用いることができる。
ン領域１３〜１４と一緒になって金属・酸化物・半導体
電界効果トランジスタ（ＭＯＳＦＥＴ）を定めること
は、当業者には理解されるであろう。本発明が特定のＭ
ＯＳＦＥＴについて説明されるが、それは単に例示のた
めである。本発明に従う方法は、ＭＯＳＦＥＴと共に用
いられる場合に限定されるわけではなく、その他の回路
部品を製造するのにも用いることができる。
【００１６】デバイス１０が図１に示された製造の段階
に到達すると、本発明に従う次の段階は、ソース領域お
よびドレイン領域１３〜１４に対する局所的相互接続体
または接触体を収容する凹部すなわちトレンチを作成す
るために、誘電体層３１にエッチングを行ってパターン
に作成する段階を実行することである。このパターンに
作成するためのエッチングは、図２を参照してさらに詳
細に説明される。図２は、図１のデバイス１０の平面概
要図である。
に到達すると、本発明に従う次の段階は、ソース領域お
よびドレイン領域１３〜１４に対する局所的相互接続体
または接触体を収容する凹部すなわちトレンチを作成す
るために、誘電体層３１にエッチングを行ってパターン
に作成する段階を実行することである。このパターンに
作成するためのエッチングは、図２を参照してさらに詳
細に説明される。図２は、図１のデバイス１０の平面概
要図である。
【００１７】図２の点線は、長方形のエッチング領域を
示している。エッチングは領域３６の境界の内側で実行
され、そして領域３６の直ぐ外側の領域ではエッチング
は行われない。エッチング領域３６の反対側の端部部分
はソース領域およびドレイン領域１３〜１４の上にそれ
ぞれ配置され、そしてその中央部分はゲート部分２１の
上に配置される。例えば矢印３７が矢印３８よりも短い
という事実から分かるように、エッチングは領域３６は
デバイス１０に関してわずかに不整合である、すなわち
オフセットしていることがまた分かるであろう。図２に
示された不整合は、パターンに作成するためのエッチン
グに用いられるマスクとデバイス１０との間の物理的な
オフセットを表している。観点を変えるならば、デバイ
スに対してマスクを正確に整合させる性能には実際的な
限界があるために、マスクの実際の位置はデバイス１０
に対して要求された位置からオフセットする。図２に示
された不整合は、本発明の目的のために例示された可能
な不整合の１つの例を示したものである。
示している。エッチングは領域３６の境界の内側で実行
され、そして領域３６の直ぐ外側の領域ではエッチング
は行われない。エッチング領域３６の反対側の端部部分
はソース領域およびドレイン領域１３〜１４の上にそれ
ぞれ配置され、そしてその中央部分はゲート部分２１の
上に配置される。例えば矢印３７が矢印３８よりも短い
という事実から分かるように、エッチングは領域３６は
デバイス１０に関してわずかに不整合である、すなわち
オフセットしていることがまた分かるであろう。図２に
示された不整合は、パターンに作成するためのエッチン
グに用いられるマスクとデバイス１０との間の物理的な
オフセットを表している。観点を変えるならば、デバイ
スに対してマスクを正確に整合させる性能には実際的な
限界があるために、マスクの実際の位置はデバイス１０
に対して要求された位置からオフセットする。図２に示
された不整合は、本発明の目的のために例示された可能
な不整合の１つの例を示したものである。
【００１８】次に、このマスクを用いてパターンに作成
するためのエッチングが実行される。このエッチングは
領域３６の中で行われる。さらに詳細に言えば、このエ
ッチングは従来の技術に従う選択的エッチングであっ
て、誘電体層３１の二酸化シリコン材料を除去するが、
しかし側壁２６〜２７および絶縁体層２８を形成してい
る窒化物材料をエッチングすることはない。
するためのエッチングが実行される。このエッチングは
領域３６の中で行われる。さらに詳細に言えば、このエ
ッチングは従来の技術に従う選択的エッチングであっ
て、誘電体層３１の二酸化シリコン材料を除去するが、
しかし側壁２６〜２７および絶縁体層２８を形成してい
る窒化物材料をエッチングすることはない。
【００１９】図３は図１と同様の横断面概要図である
が、しかしパターンに作成するためのエッチングが完了
した後のデバイス１０を示した図である。パターンに作
成するためのエッチングが実行された結果、誘電体層３
１の中に２個の凹部４１および４２が作成される。凹部
４１および４２はゲート部分２１の反対側の側面の上で
下方に延長されている。デバイス１０に対してエッチン
グ・マスクがたとえ不整合であっても、凹部４１と凹部
４２のおのおのはゲート部分２１に直接に隣接し、凹部
４１および４２のいずれかとゲート部分２１との間に残
留する誘電体材料は存在しない。本発明に従い、ゲート
部分２１の幅が集積回路の全体の中に存在する最も短い
ゲート長を表すのであっても、このことは真実であるあ
ろう。凹部４１〜４２はそれぞれ、表面部分１７〜１８
にまで延長される。図３の矢印４３および４４はそれぞ
れ図２の矢印３７および３８に対応しているが、図３の
矢印４３および４４の長さから分かるように、凹部４１
の幅は凹部４２の幅よりも大きいことが注目されるであ
ろう。パターンに作成するためのエッチングが完了した
後、エッチング領域３６を定めるマスクが従来の技術を
用いて表面３２から除去される。
が、しかしパターンに作成するためのエッチングが完了
した後のデバイス１０を示した図である。パターンに作
成するためのエッチングが実行された結果、誘電体層３
１の中に２個の凹部４１および４２が作成される。凹部
４１および４２はゲート部分２１の反対側の側面の上で
下方に延長されている。デバイス１０に対してエッチン
グ・マスクがたとえ不整合であっても、凹部４１と凹部
４２のおのおのはゲート部分２１に直接に隣接し、凹部
４１および４２のいずれかとゲート部分２１との間に残
留する誘電体材料は存在しない。本発明に従い、ゲート
部分２１の幅が集積回路の全体の中に存在する最も短い
ゲート長を表すのであっても、このことは真実であるあ
ろう。凹部４１〜４２はそれぞれ、表面部分１７〜１８
にまで延長される。図３の矢印４３および４４はそれぞ
れ図２の矢印３７および３８に対応しているが、図３の
矢印４３および４４の長さから分かるように、凹部４１
の幅は凹部４２の幅よりも大きいことが注目されるであ
ろう。パターンに作成するためのエッチングが完了した
後、エッチング領域３６を定めるマスクが従来の技術を
用いて表面３２から除去される。
【００２０】図４に示されているように、処理工程の次
の段階はタングステンのような導電体材料の層５１をデ
バイス１０の上側側面の上に堆積することである。導電
体層５１は２つの部分５２および５３を有する。これら
の２つの部分５２および５３はそれぞれ、凹部４１〜４
２の中に延長され、そしてソース領域およびドレイン領
域１３〜１４の上の表面部分１７〜１８に取り付けられ
る。次に、導電体材料層５１に平坦化が行われて、表面
３２およびゲート部分２１の上側端部に対応するレベル
にまで平坦化される。その結果、図５に示された構造体
が得られる。この平坦化段階は、従来の化学的機械的研
磨（ＣＭＰ、chemical mechanical polishing)技術また
は従来のエッチング技術を用いて実行することができ
る。この場合には、エッチング技術を用いることはＣＭ
Ｐ技術を用いることよりも簡単である。その理由は、導
電体層５１が堆積される前に誘電体層３１がレベル３２
にまで平坦化されるからである。けれども、いずれの技
術を用いることも本発明はその範囲内に包含している。
の段階はタングステンのような導電体材料の層５１をデ
バイス１０の上側側面の上に堆積することである。導電
体層５１は２つの部分５２および５３を有する。これら
の２つの部分５２および５３はそれぞれ、凹部４１〜４
２の中に延長され、そしてソース領域およびドレイン領
域１３〜１４の上の表面部分１７〜１８に取り付けられ
る。次に、導電体材料層５１に平坦化が行われて、表面
３２およびゲート部分２１の上側端部に対応するレベル
にまで平坦化される。その結果、図５に示された構造体
が得られる。この平坦化段階は、従来の化学的機械的研
磨（ＣＭＰ、chemical mechanical polishing)技術また
は従来のエッチング技術を用いて実行することができ
る。この場合には、エッチング技術を用いることはＣＭ
Ｐ技術を用いることよりも簡単である。その理由は、導
電体層５１が堆積される前に誘電体層３１がレベル３２
にまで平坦化されるからである。けれども、いずれの技
術を用いることも本発明はその範囲内に包含している。
【００２１】図５に示されているように、導電体材料の
部分５２〜５３は電気的に相互に絶縁されており、そし
てそのおのおのがソース領域およびドレイン領域１３〜
１４の上の表面部分１７〜１８に取り付けられている。
さらに、導電体部分５２〜５３のおのおのは、ゲート部
分２１の上側端部および層３１の上の表面３２とに対応
するレベルにまで上方に延長されている。導電体部分５
２〜５３のおのおのは、それぞれの窒化物の側壁２６〜
２７のおのおのと誘電体層３１からの残留材料を介在す
ることなく直接に隣接する。導電体部分５２〜５３は、
局所的な相互接続体または接触体としての役割を果た
す。これらの相互接続体により、後の処理工程の期間中
にデバイス１０の頂部の上に取り付けられるであろうメ
タライゼーション層（図示されていない）とソース領域
およびドレイン領域１３〜１４との間の電気的接続が得
られる。オプションとして、層３１と第１メタライゼー
ション層との間にまた別の誘電体層（図示されていな
い）を備えることができ、そしてそれらを貫通する開口
部をエッチングにより作成することができ、そしてそれ
らを導電体材料で充填して、導電体部分５２〜５３とメ
タライゼーション層との間の電気的接続を得ることがで
きる。
部分５２〜５３は電気的に相互に絶縁されており、そし
てそのおのおのがソース領域およびドレイン領域１３〜
１４の上の表面部分１７〜１８に取り付けられている。
さらに、導電体部分５２〜５３のおのおのは、ゲート部
分２１の上側端部および層３１の上の表面３２とに対応
するレベルにまで上方に延長されている。導電体部分５
２〜５３のおのおのは、それぞれの窒化物の側壁２６〜
２７のおのおのと誘電体層３１からの残留材料を介在す
ることなく直接に隣接する。導電体部分５２〜５３は、
局所的な相互接続体または接触体としての役割を果た
す。これらの相互接続体により、後の処理工程の期間中
にデバイス１０の頂部の上に取り付けられるであろうメ
タライゼーション層（図示されていない）とソース領域
およびドレイン領域１３〜１４との間の電気的接続が得
られる。オプションとして、層３１と第１メタライゼー
ション層との間にまた別の誘電体層（図示されていな
い）を備えることができ、そしてそれらを貫通する開口
部をエッチングにより作成することができ、そしてそれ
らを導電体材料で充填して、導電体部分５２〜５３とメ
タライゼーション層との間の電気的接続を得ることがで
きる。
【００２２】図６〜図９は、図１〜図５に示されたデバ
イス１０とは構造が変更されたデバイス７１の図であ
る。デバイス７１の場合に用いられる製造工程は、図１
〜図５に関連して前記で説明された製造工程と実質的に
同じである。図６に示されているように、デバイス７１
はＰ形基板７３を有し、そしてＰ形基板７３の中に間隔
距離を有する３個のｎ＋形領域７６〜７８が配置され
る。２個のゲート部分８１および８２が基板７３から上
方に延長される。ゲート部分８１および８２のおのおの
は、図１に示されたゲート部分２１と構造的には等価で
ある。ゲート部分８１は領域７６と領域７７との間の位
置から上方に延長され、そしてゲート部分８２は領域７
７と領域７８との間の位置から上方に延長される。基板
７３とゲート部分８１〜８２との上に、二酸化シリコン
のプリメタル誘電体層８３が堆積され、そしてゲート部
分８１〜、８２の上側端部に対応するレベル８４にまで
プリメタル誘電体層８３に対して平坦化が行われる。
イス１０とは構造が変更されたデバイス７１の図であ
る。デバイス７１の場合に用いられる製造工程は、図１
〜図５に関連して前記で説明された製造工程と実質的に
同じである。図６に示されているように、デバイス７１
はＰ形基板７３を有し、そしてＰ形基板７３の中に間隔
距離を有する３個のｎ＋形領域７６〜７８が配置され
る。２個のゲート部分８１および８２が基板７３から上
方に延長される。ゲート部分８１および８２のおのおの
は、図１に示されたゲート部分２１と構造的には等価で
ある。ゲート部分８１は領域７６と領域７７との間の位
置から上方に延長され、そしてゲート部分８２は領域７
７と領域７８との間の位置から上方に延長される。基板
７３とゲート部分８１〜８２との上に、二酸化シリコン
のプリメタル誘電体層８３が堆積され、そしてゲート部
分８１〜、８２の上側端部に対応するレベル８４にまで
プリメタル誘電体層８３に対して平坦化が行われる。
【００２３】図７は、図６のデバイス７１の平面概要図
であって、図２と同様な図である。図７には、１個の連
続した長方形のエッチング領域８７が点線で示されてい
る。この長方形のエッチング領域８７の１つの端部は領
域７６（図６）の上に配置され、そして他の端部は領域
７８（図６）の上に配置され、そして中央部分は領域７
７（図６）の上に配置される。パターンに作成するため
のエッチングが実行されて、ゲート部分８１〜８２の以
外の誘電体層８３の材料が除去される。その後、マスク
が従来の方式で除去される。パターンに作成するための
エッチングが行われた後、図８に示されているように、
３個の凹部９１〜９３を有するデバイス７１の誘電体層
８３が得られる。これらの凹部９１〜９３はそれぞれ、
基板７３の中の領域７６〜７８の上に配置される。次
に、このデバイスの上にタングステンのような導電体材
料９６が堆積される。この堆積された導電体材料９６は
部分９７〜９９を有する。これらの部分９７〜９９はそ
れぞれ、凹部９１〜９３を充填する。次に、従来のＣＭ
Ｐ技術または従来のエッチング技術を用いて、ゲート部
分８１〜８２の上側端部と表面８４とに対応するレベル
にまで、導電体材料９６に対して平坦化が行われる。そ
の結果、図９に示されたようなデバイス７１が得られ
る。このデバイス７１の導電体部分９７〜９９のおのお
のが、基板７３の領域７６〜７８のおのおのの上側表面
部分に取り付けられる。デバイス７１の導電体部分９７
〜９９のおのおの上側端部は、誘電体層８３の頂部表面
８４およびゲート部分８１、８２の上側端部に対応する
レベルを有する。導電体部分９７〜９９のおのおのは、
誘電体材料を介在することなくゲート部分８１〜８２の
側壁に直接に隣接するように配置される。
であって、図２と同様な図である。図７には、１個の連
続した長方形のエッチング領域８７が点線で示されてい
る。この長方形のエッチング領域８７の１つの端部は領
域７６（図６）の上に配置され、そして他の端部は領域
７８（図６）の上に配置され、そして中央部分は領域７
７（図６）の上に配置される。パターンに作成するため
のエッチングが実行されて、ゲート部分８１〜８２の以
外の誘電体層８３の材料が除去される。その後、マスク
が従来の方式で除去される。パターンに作成するための
エッチングが行われた後、図８に示されているように、
３個の凹部９１〜９３を有するデバイス７１の誘電体層
８３が得られる。これらの凹部９１〜９３はそれぞれ、
基板７３の中の領域７６〜７８の上に配置される。次
に、このデバイスの上にタングステンのような導電体材
料９６が堆積される。この堆積された導電体材料９６は
部分９７〜９９を有する。これらの部分９７〜９９はそ
れぞれ、凹部９１〜９３を充填する。次に、従来のＣＭ
Ｐ技術または従来のエッチング技術を用いて、ゲート部
分８１〜８２の上側端部と表面８４とに対応するレベル
にまで、導電体材料９６に対して平坦化が行われる。そ
の結果、図９に示されたようなデバイス７１が得られ
る。このデバイス７１の導電体部分９７〜９９のおのお
のが、基板７３の領域７６〜７８のおのおのの上側表面
部分に取り付けられる。デバイス７１の導電体部分９７
〜９９のおのおの上側端部は、誘電体層８３の頂部表面
８４およびゲート部分８１、８２の上側端部に対応する
レベルを有する。導電体部分９７〜９９のおのおのは、
誘電体材料を介在することなくゲート部分８１〜８２の
側壁に直接に隣接するように配置される。
【００２４】導電体部分９７〜９９のおのおのは、領域
７６〜７８のおのおのから、デバイス７１の製造工程の
後の段階でこのデバイスの頂部に取り付けられるメタラ
イゼーション層までの電流路となる、局所的相互接続体
または接触体としての役割を果たす。前記で説明したよ
うに、図７〜図９の実施例に対して用いられる工程段階
は、図１〜図５の実施例に対して用いられる工程段階と
同じであるが、しかし図７〜図９は自己整合した３個ま
たはさらに多数個の局所的相互接続体を作成するのに単
一のエッチング領域８７を利用する方法を示している。
７６〜７８のおのおのから、デバイス７１の製造工程の
後の段階でこのデバイスの頂部に取り付けられるメタラ
イゼーション層までの電流路となる、局所的相互接続体
または接触体としての役割を果たす。前記で説明したよ
うに、図７〜図９の実施例に対して用いられる工程段階
は、図１〜図５の実施例に対して用いられる工程段階と
同じであるが、しかし図７〜図９は自己整合した３個ま
たはさらに多数個の局所的相互接続体を作成するのに単
一のエッチング領域８７を利用する方法を示している。
【００２５】図１０および図１１は、図１〜図５に関連
して前記で説明した処理工程を変更することにより製造
されたデバイス１０１の図である。デバイス１０１は基
板１１と、ソース領域およびドレイン領域１３〜１４
と、ゲート部分２１とを有する。これらの部分はすべ
て、図１のデバイス１０のそれぞれの部分に対応してい
る。デバイス１０１はさらに、図１のデバイス１０のＰ
ＭＤ層３１に機能的に対応するＰＭＤ層１０３を有す
る。ＰＭＤ層１０３は二酸化シリコンで作成することが
できる。ＰＭＤ層３１とＰＭＤ層１０３との間の主要な
違いは、パターンに作成するためのエッチングが実行さ
れる前にゲート部分２１の上側端部のレベルにまでは誘
電体層１０３が平坦化されないことである。具体的に言
えば、誘電体層１０３の上側表面１０４がゲート部分２
１の上側端部よりも高いことが図に示されている。
して前記で説明した処理工程を変更することにより製造
されたデバイス１０１の図である。デバイス１０１は基
板１１と、ソース領域およびドレイン領域１３〜１４
と、ゲート部分２１とを有する。これらの部分はすべ
て、図１のデバイス１０のそれぞれの部分に対応してい
る。デバイス１０１はさらに、図１のデバイス１０のＰ
ＭＤ層３１に機能的に対応するＰＭＤ層１０３を有す
る。ＰＭＤ層１０３は二酸化シリコンで作成することが
できる。ＰＭＤ層３１とＰＭＤ層１０３との間の主要な
違いは、パターンに作成するためのエッチングが実行さ
れる前にゲート部分２１の上側端部のレベルにまでは誘
電体層１０３が平坦化されないことである。具体的に言
えば、誘電体層１０３の上側表面１０４がゲート部分２
１の上側端部よりも高いことが図に示されている。
【００２６】図１０に示された段階にあるデバイス１０
１の場合、パターンに作成するためのエッチングが図２
に関連して前記で説明したのと同様な方式で、図２の３
６で示されたのと同じエッチング・パターンを有するマ
スクを用いて実行される。図１１に示されているよう
に、パターンに作成するためのエッチングが行われた結
果、誘電体層１０３の中に２個の凹部１０７および１０
８が作成される。２個の凹部１０７および１０８はそれ
ぞれ、ゲート部分２１の反対側の側面の上で下方に延長
され、ソース領域およびドレイン領域１３〜１４の頂部
の上側に面した表面部分にまで達している。ゲート部分
２１の真上にある誘電体層１０３の材料もまたエッチン
グで除去されるが、しかしこのエッチングは選択的であ
り、したがってゲート部分２１から材料を除去すること
はない。
１の場合、パターンに作成するためのエッチングが図２
に関連して前記で説明したのと同様な方式で、図２の３
６で示されたのと同じエッチング・パターンを有するマ
スクを用いて実行される。図１１に示されているよう
に、パターンに作成するためのエッチングが行われた結
果、誘電体層１０３の中に２個の凹部１０７および１０
８が作成される。２個の凹部１０７および１０８はそれ
ぞれ、ゲート部分２１の反対側の側面の上で下方に延長
され、ソース領域およびドレイン領域１３〜１４の頂部
の上側に面した表面部分にまで達している。ゲート部分
２１の真上にある誘電体層１０３の材料もまたエッチン
グで除去されるが、しかしこのエッチングは選択的であ
り、したがってゲート部分２１から材料を除去すること
はない。
【００２７】次に、このデバイスの頂部にタングステン
のような導電体材料の層１１１が堆積される。導電体材
料層１１１は、凹部１０７〜１０８の中に配置されそし
てこれらの凹部を充填している部分１１２および１１３
を有する。次に、図１１に示されているようにデバイス
１０１の上側側面が、ゲート部分２１の上側端部に対応
するレベルにまで平坦化される。その結果得られる構造
体の構成は図５に示された構成と同じであり、したがっ
て別に示すことはしない。この平坦化は、従来のＣＭＰ
技術または従来のエッチング技術のいずれかを用いて実
行することができる。この平坦化は導電体層１１１から
材料を除去するだけではなく、またゲート部分２１の上
側端部よりも高い誘電体層１０３の部分をも除去する。
のような導電体材料の層１１１が堆積される。導電体材
料層１１１は、凹部１０７〜１０８の中に配置されそし
てこれらの凹部を充填している部分１１２および１１３
を有する。次に、図１１に示されているようにデバイス
１０１の上側側面が、ゲート部分２１の上側端部に対応
するレベルにまで平坦化される。その結果得られる構造
体の構成は図５に示された構成と同じであり、したがっ
て別に示すことはしない。この平坦化は、従来のＣＭＰ
技術または従来のエッチング技術のいずれかを用いて実
行することができる。この平坦化は導電体層１１１から
材料を除去するだけではなく、またゲート部分２１の上
側端部よりも高い誘電体層１０３の部分をも除去する。
【００２８】図１２は、デバイス１２１の平面概要図で
ある。デバイス１２１の平面概要図は、図２の平面図に
示されたデバイス１０と全体的に類似しており、そして
同じ製造段階にある。具体的に言えば、デバイス１２１
は誘電体層１２２と、ゲート部分１２３とを有する。異
なる点は、エッチング領域１２６は例えば矢印１２７で
示されているように比較的に大きい寸法を有することで
ある。もし横方向の寸法が導電体材料の厚さの約２倍よ
りも小さいならば、その場合には、パターンに作成する
ためのエッチングにより誘電体層１２２の中に作成され
る凹部を導電体材料が容易に充填するであろう。他方、
もし横方向の寸法が導電体材料の厚さの約２倍よりも大
きいならば、導電体材料の層が凹部を完全には充填する
ことはできないであろう。したがって、そして特にもし
過剰な導電体材料を除去する平坦化がエッチング工程で
あるならば、平坦化の終了時に、誘電体層１２２の中の
凹部は導電体材料で完全には充填されないであろう。
ある。デバイス１２１の平面概要図は、図２の平面図に
示されたデバイス１０と全体的に類似しており、そして
同じ製造段階にある。具体的に言えば、デバイス１２１
は誘電体層１２２と、ゲート部分１２３とを有する。異
なる点は、エッチング領域１２６は例えば矢印１２７で
示されているように比較的に大きい寸法を有することで
ある。もし横方向の寸法が導電体材料の厚さの約２倍よ
りも小さいならば、その場合には、パターンに作成する
ためのエッチングにより誘電体層１２２の中に作成され
る凹部を導電体材料が容易に充填するであろう。他方、
もし横方向の寸法が導電体材料の厚さの約２倍よりも大
きいならば、導電体材料の層が凹部を完全には充填する
ことはできないであろう。したがって、そして特にもし
過剰な導電体材料を除去する平坦化がエッチング工程で
あるならば、平坦化の終了時に、誘電体層１２２の中の
凹部は導電体材料で完全には充填されないであろう。
【００２９】図１２に示されているように、この問題点
を回避するための１つの技術は、エッチング領域１２６
のそれぞれの端部部分の中に１個または多数個の非エッ
チング領域すなわち島状体１３１〜１３４を備えること
である。エッチング領域１２６がデバイス１２１に対し
て不整合である時でも、これらの島状体１３１〜１３４
はゲート部分１２３から間隔距離を有するように配置さ
れるであろう。その結果、非エッチング島状体１３１〜
１３４が備えられている場所を除いたエッチング領域１
２６の境界の中で、誘電体層１２２のエッチングが行わ
れるであろう。それぞれの島状体１３１〜１３４の真下
の誘電体層１２２の材料はエッチングでは除去されな
く、それにより、島状体１３１〜１３４のおのおのの下
に誘電体材料の垂直な柱状体すなわちピラー（pillar）
が残るであろう。例えば図１３には、層１２２の中の凹
部１３８および１３９のそれぞれの中に作成された２個
のピラー１３６および１３７が示されている。ピラーが
存在することにより、凹部１３８〜１３９の壁の間の横
方向の寸法は実効的に縮小する。したがって、凹部１３
８〜１３９は導電体材料によって完全に充填されるであ
ろう。したがって、エッチング技術を用いて平坦化が実
行されても、導電体材料の後での平坦化の後に凹部１３
８〜１３９が適切に充填されるであろう。
を回避するための１つの技術は、エッチング領域１２６
のそれぞれの端部部分の中に１個または多数個の非エッ
チング領域すなわち島状体１３１〜１３４を備えること
である。エッチング領域１２６がデバイス１２１に対し
て不整合である時でも、これらの島状体１３１〜１３４
はゲート部分１２３から間隔距離を有するように配置さ
れるであろう。その結果、非エッチング島状体１３１〜
１３４が備えられている場所を除いたエッチング領域１
２６の境界の中で、誘電体層１２２のエッチングが行わ
れるであろう。それぞれの島状体１３１〜１３４の真下
の誘電体層１２２の材料はエッチングでは除去されな
く、それにより、島状体１３１〜１３４のおのおのの下
に誘電体材料の垂直な柱状体すなわちピラー（pillar）
が残るであろう。例えば図１３には、層１２２の中の凹
部１３８および１３９のそれぞれの中に作成された２個
のピラー１３６および１３７が示されている。ピラーが
存在することにより、凹部１３８〜１３９の壁の間の横
方向の寸法は実効的に縮小する。したがって、凹部１３
８〜１３９は導電体材料によって完全に充填されるであ
ろう。したがって、エッチング技術を用いて平坦化が実
行されても、導電体材料の後での平坦化の後に凹部１３
８〜１３９が適切に充填されるであろう。
【００３０】図１４〜図１７は、図１２〜図１３に関連
して前記で説明された問題点、すなわち凹部の横方向の
寸法が凹部を充填するための導電体材料の厚さの約２倍
よりも大きい場合の問題点、を処理するためのまた別の
技術を示した図である。さらに詳細に言えば、図１４は
デバイス１５１の図であって、デバイス１５１はＰ形シ
リコン材料の基板１５３を有する。基板１５３は、ｎ＋
形領域１５４を有する。この基板の上に二酸化シリコン
の誘電体層１５７が堆積される。誘電体層１５７の中
に、凹部１５８がエッチングにより作成される。このデ
バイスの頂部の上に、タングステンのような導電体材料
の層１６１が堆積される。凹部１５８の幅は導電体材料
の導電体層１６１の厚さ１６４の２倍よりも大きいこと
に注目されたい。凹部の中央部１６６において、層１６
１の頂部が誘電体層１５７の頂部よりも低いことにさら
に注目されたい。したがって、導電体層１６１が誘電体
層１５７の頂部にまで後で平坦化される時、凹部１５８
は導電体材料でもって完全には充填されないであろう。
このことは、平坦化がエッチング工程で実行される場合
に特にそうである。その理由は、エッチング工程それ自
身が凹部１５８の中央部１６６から材料を除去し、その
結果、図１５に示された構成体が得られるであろうから
である。
して前記で説明された問題点、すなわち凹部の横方向の
寸法が凹部を充填するための導電体材料の厚さの約２倍
よりも大きい場合の問題点、を処理するためのまた別の
技術を示した図である。さらに詳細に言えば、図１４は
デバイス１５１の図であって、デバイス１５１はＰ形シ
リコン材料の基板１５３を有する。基板１５３は、ｎ＋
形領域１５４を有する。この基板の上に二酸化シリコン
の誘電体層１５７が堆積される。誘電体層１５７の中
に、凹部１５８がエッチングにより作成される。このデ
バイスの頂部の上に、タングステンのような導電体材料
の層１６１が堆積される。凹部１５８の幅は導電体材料
の導電体層１６１の厚さ１６４の２倍よりも大きいこと
に注目されたい。凹部の中央部１６６において、層１６
１の頂部が誘電体層１５７の頂部よりも低いことにさら
に注目されたい。したがって、導電体層１６１が誘電体
層１５７の頂部にまで後で平坦化される時、凹部１５８
は導電体材料でもって完全には充填されないであろう。
このことは、平坦化がエッチング工程で実行される場合
に特にそうである。その理由は、エッチング工程それ自
身が凹部１５８の中央部１６６から材料を除去し、その
結果、図１５に示された構成体が得られるであろうから
である。
【００３１】特に、導電体部分１６８および１６９はそ
れらの間に間隔距離を有して導電体層１６１から残るこ
とが図１５に示されている。けれども、残っているこの
間隔距離は凹部１５８のオリジナルの幅よりも実質的に
小さな幅を有し、そして特に、図１４の１６４で示され
た厚さのような堆積された導電体層の典型的な厚さの２
倍よりも実質的に小さい。したがって、タングステンの
ような導電体材料のまた別の層１７１をデバイス１５１
の頂部に図１６に示されているように取り付けることが
でき、そして層１７１はオリジナルの凹部１５８の中央
部分を完全に充填する部分１７２を有するであろう。エ
ッチング技術またはＣＭＰ技術のいずれかにより、誘電
体層１５７の頂部表面にまで層１７１が平坦化される
時、その結果、図１７に示されたデバイス１５１が得ら
れるであろう。この場合、凹部１５８は１６８〜１６９
および１７２の導電体材料の部分により完全に充填され
る。
れらの間に間隔距離を有して導電体層１６１から残るこ
とが図１５に示されている。けれども、残っているこの
間隔距離は凹部１５８のオリジナルの幅よりも実質的に
小さな幅を有し、そして特に、図１４の１６４で示され
た厚さのような堆積された導電体層の典型的な厚さの２
倍よりも実質的に小さい。したがって、タングステンの
ような導電体材料のまた別の層１７１をデバイス１５１
の頂部に図１６に示されているように取り付けることが
でき、そして層１７１はオリジナルの凹部１５８の中央
部分を完全に充填する部分１７２を有するであろう。エ
ッチング技術またはＣＭＰ技術のいずれかにより、誘電
体層１５７の頂部表面にまで層１７１が平坦化される
時、その結果、図１７に示されたデバイス１５１が得ら
れるであろう。この場合、凹部１５８は１６８〜１６９
および１７２の導電体材料の部分により完全に充填され
る。
【００３２】図１８は、図１に示されたデバイス１０の
変更実施例である、デバイス２０１の横断面概要図であ
る。さらに詳細に言えば、デバイス２０１は図１のデバ
イス１０と全体的には類似している。デバイス２０１
は、間隔距離を有するソース領域およびドレイン領域１
３〜１４を有する基板１１と、誘電体層３１と、領域１
３と領域１４との間にゲート部分２０３とを有する。デ
バイス２０１が図１のデバイス１０と異なる点は、図１
８のゲート部分２０３が図１のゲート部分２１と異なっ
ていることである。さらに詳細に言えば、ゲート部分２
０３は、ゲート誘電体層２２と、ゲート電極２３と、側
壁２６、２７とを有する。これらの部分のおのおのは、
図１の対応する部分と構造的にも機能的にも等価であ
る。けれども、図１に示された絶縁体窒化物層２８が、
２つの異なる材料の複数個の交代する層２０６〜２１０
で置き換えられている。特に、３個の層２０６〜２０８
はＳｉ 3Ｎ4のような窒化物材料で作成された絶縁体層で
あり、そして２個の層２０９〜２１０は二酸化シリコン
のような酸化物材料で作成された絶縁体層である。図１
８において、酸化物層２０９〜２１０は窒化物層２０６
〜２０８よりも圧力に対してわずかに大きい容量を有す
る。その結果、ＣＭＰ平坦化が実行される時、そしてゲ
ート部分２０３の上側端部に機械的な力が加えられる
時、酸化物層２０９〜２１０は機械的な力の一部または
全部を吸収する傾向があるであろう。したがって、力の
全体はゲート電極２３を通してゲート誘電体層２２にま
で伝達されることはない。このために、ＣＭＰ工程段階
に期間中にゲート誘電体層２２に損傷を与える危険性が
減少する。さらに後の製造工程の期間中、図１８のデバ
イス２０１は図２〜図５に関連してデバイス１０に対し
て前記で説明したのと同様の方式で処理されるであろ
う。
変更実施例である、デバイス２０１の横断面概要図であ
る。さらに詳細に言えば、デバイス２０１は図１のデバ
イス１０と全体的には類似している。デバイス２０１
は、間隔距離を有するソース領域およびドレイン領域１
３〜１４を有する基板１１と、誘電体層３１と、領域１
３と領域１４との間にゲート部分２０３とを有する。デ
バイス２０１が図１のデバイス１０と異なる点は、図１
８のゲート部分２０３が図１のゲート部分２１と異なっ
ていることである。さらに詳細に言えば、ゲート部分２
０３は、ゲート誘電体層２２と、ゲート電極２３と、側
壁２６、２７とを有する。これらの部分のおのおのは、
図１の対応する部分と構造的にも機能的にも等価であ
る。けれども、図１に示された絶縁体窒化物層２８が、
２つの異なる材料の複数個の交代する層２０６〜２１０
で置き換えられている。特に、３個の層２０６〜２０８
はＳｉ 3Ｎ4のような窒化物材料で作成された絶縁体層で
あり、そして２個の層２０９〜２１０は二酸化シリコン
のような酸化物材料で作成された絶縁体層である。図１
８において、酸化物層２０９〜２１０は窒化物層２０６
〜２０８よりも圧力に対してわずかに大きい容量を有す
る。その結果、ＣＭＰ平坦化が実行される時、そしてゲ
ート部分２０３の上側端部に機械的な力が加えられる
時、酸化物層２０９〜２１０は機械的な力の一部または
全部を吸収する傾向があるであろう。したがって、力の
全体はゲート電極２３を通してゲート誘電体層２２にま
で伝達されることはない。このために、ＣＭＰ工程段階
に期間中にゲート誘電体層２２に損傷を与える危険性が
減少する。さらに後の製造工程の期間中、図１８のデバ
イス２０１は図２〜図５に関連してデバイス１０に対し
て前記で説明したのと同様の方式で処理されるであろ
う。
【００３３】本発明により多数の技術的な利点が得られ
る。このような技術的な利点の１つは、ゲート部分の反
対側側面の上に接触体のような２個の局所的相互接続体
を製造することができることであり、したがってこれら
は両方ともゲート部分に直接に隣接する、または換言す
れば、ゲート部分といずれかの接触体との間に隙間がな
いことである。それぞれの局所的相互接続体がゲート部
分に直接に隣接しているので、それぞれの局所的相互接
続体と付随するソース領域またはドレイン領域との間に
要求される接触体領域は、従来の技術の場合に必要であ
ったよりは小さなソース領域またはドレイン領域でもっ
て確実に得ることができる。ソース領域およびドレイン
領域の寸法が小さくなることにより、集積回路の全体の
寸法が小さくなり、その結果、集積回路の中の回路の集
積度をさらに高くすることができる。さらに、ソース領
域およびドレイン領域の寸法が小さくなることにより、
接合容量、接合抵抗値および接合漏洩電流が小さくなる
と共に、半導体基板の中の付随する接合面積領域の寸法
が小さくなる。
る。このような技術的な利点の１つは、ゲート部分の反
対側側面の上に接触体のような２個の局所的相互接続体
を製造することができることであり、したがってこれら
は両方ともゲート部分に直接に隣接する、または換言す
れば、ゲート部分といずれかの接触体との間に隙間がな
いことである。それぞれの局所的相互接続体がゲート部
分に直接に隣接しているので、それぞれの局所的相互接
続体と付随するソース領域またはドレイン領域との間に
要求される接触体領域は、従来の技術の場合に必要であ
ったよりは小さなソース領域またはドレイン領域でもっ
て確実に得ることができる。ソース領域およびドレイン
領域の寸法が小さくなることにより、集積回路の全体の
寸法が小さくなり、その結果、集積回路の中の回路の集
積度をさらに高くすることができる。さらに、ソース領
域およびドレイン領域の寸法が小さくなることにより、
接合容量、接合抵抗値および接合漏洩電流が小さくなる
と共に、半導体基板の中の付随する接合面積領域の寸法
が小さくなる。
【００３４】さらに別の利点は、単一のエッチング領域
を用いて２個またはさらに多数個の局所的相互接続体を
作成することができ、そしてこれらの局所的相互接続体
の全部が１個またはさらに多数個のゲート部分に対して
自己整合していることである。さらに別の利点は、従来
の処理工程で必要であったよりも多い処理工程段階をな
んら用いることなく、本発明に従う方法を実行すること
ができることである。なおさらに別の利点は、凹部を充
填するのに用いられる導電体材料の層の厚さに対して凹
部の幅が相対的に大きい場合でも、凹部を導電体材料で
完全に充填する技術が得られることである。またさらに
別の利点は、ゲート部分の上側端部の蓋をする絶縁体構
成体は、ＣＭＰによる平坦化の期間中に加えられる機械
的な力を吸収するのに役立つために、窒化物および酸化
物のような２種類の材料を交代して構成された層を有す
ることができ、それによりゲート電極の下にあるゲート
誘電体層をさらによく保護することができることであ
る。
を用いて２個またはさらに多数個の局所的相互接続体を
作成することができ、そしてこれらの局所的相互接続体
の全部が１個またはさらに多数個のゲート部分に対して
自己整合していることである。さらに別の利点は、従来
の処理工程で必要であったよりも多い処理工程段階をな
んら用いることなく、本発明に従う方法を実行すること
ができることである。なおさらに別の利点は、凹部を充
填するのに用いられる導電体材料の層の厚さに対して凹
部の幅が相対的に大きい場合でも、凹部を導電体材料で
完全に充填する技術が得られることである。またさらに
別の利点は、ゲート部分の上側端部の蓋をする絶縁体構
成体は、ＣＭＰによる平坦化の期間中に加えられる機械
的な力を吸収するのに役立つために、窒化物および酸化
物のような２種類の材料を交代して構成された層を有す
ることができ、それによりゲート電極の下にあるゲート
誘電体層をさらによく保護することができることであ
る。
【００３５】複数個の例示のための実施例が示されそし
て詳細に説明されたが、本発明の範囲内において、多く
の置換えおよび変更が可能であることが理解されなけれ
ばならない。例えば、前記の説明において例示された材
料を開示されたデバイスの種々の部分に対して用いるこ
とができるが、本発明の範囲内において、開示された材
料の一部または全部を他の適切な材料で置き換えること
が可能であることが理解されるであろう。
て詳細に説明されたが、本発明の範囲内において、多く
の置換えおよび変更が可能であることが理解されなけれ
ばならない。例えば、前記の説明において例示された材
料を開示されたデバイスの種々の部分に対して用いるこ
とができるが、本発明の範囲内において、開示された材
料の一部または全部を他の適切な材料で置き換えること
が可能であることが理解されるであろう。
【００３６】さらに、本発明は特定の形式のＭＯＳＦＥ
Ｔの部品に関連して開示されたが、本発明の技術は他の
形式の部品に対しても用いることができることは理解さ
れるであろう。さらに、本出願で開示されたエッチング
領域は全体的に長方形であるとして説明されたが、他の
形状をも用いることができ、そしてこれらすべての形状
を本発明が包含していることが理解されるであろう。本
発明の範囲内において、その他の多くの置換えおよび変
更がまた可能である。
Ｔの部品に関連して開示されたが、本発明の技術は他の
形式の部品に対しても用いることができることは理解さ
れるであろう。さらに、本出願で開示されたエッチング
領域は全体的に長方形であるとして説明されたが、他の
形状をも用いることができ、そしてこれらすべての形状
を本発明が包含していることが理解されるであろう。本
発明の範囲内において、その他の多くの置換えおよび変
更がまた可能である。
【００３７】以上の説明に関して更に以下の項を開示す
る。 （１） それぞれが上方向に面している第１表面部分お
よび第２表面部分をその上に有する横方向に間隔距離を
有して配置された第１部分および第２部分を備え、およ
び前記第１表面部分と第２表面部分との間の位置から前
記第１表面部分および第２表面部分のおのおのを越えて
上方向に延長された第３部分を備えた、構造体を製造す
る段階と、前記第１表面部分と前記第２表面部分との上
に配置された部分を有する絶縁体層において、前記第３
部分が前記絶縁体層の中に延長されている、前記絶縁体
層を前記構造体の中に作成する段階と、前記第１表面部
分の上に配置された位置から前記第２表面部分の上に配
置された位置まで延長されたエッチング領域を有するエ
ッチング・パターンを用いて前記絶縁体層の上側側面に
パターンに作成するためのエッチングを実行する段階で
あって、前記エッチング領域の中でのエッチングにより
前記絶縁体層を通して前記第３部分の反対側の前記第１
表面部分および前記第２表面部分に向けて下方にそれぞ
れが延長された第１凹部および第２凹部が作成される、
前記パターンに作成するためのエッチングを実行する段
階と、前記第１凹部および前記第２凹部の中に導電体材
料を堆積する段階と、前記第３部分の少なくとも上側端
部に対応するレベルにまで半導体デバイスの上側側面を
平坦化する段階と、を有する半導体デバイスを製造する
方法。 （２） 第１項に記載された方法において、パターンに
作成するためのエッチングを実行する前記段階の開始時
には前記絶縁体層の上側表面が前記第３部分の上側端部
よりも高い前記方法。 （３） 第１項に記載された方法において、パターンに
作成するためのエッチングを実行する前記段階の前に、
前記第３部分の上側端部に実質的に対応するレベルにま
で前記絶縁体層を平坦化する段階を有する前記方法。
る。 （１） それぞれが上方向に面している第１表面部分お
よび第２表面部分をその上に有する横方向に間隔距離を
有して配置された第１部分および第２部分を備え、およ
び前記第１表面部分と第２表面部分との間の位置から前
記第１表面部分および第２表面部分のおのおのを越えて
上方向に延長された第３部分を備えた、構造体を製造す
る段階と、前記第１表面部分と前記第２表面部分との上
に配置された部分を有する絶縁体層において、前記第３
部分が前記絶縁体層の中に延長されている、前記絶縁体
層を前記構造体の中に作成する段階と、前記第１表面部
分の上に配置された位置から前記第２表面部分の上に配
置された位置まで延長されたエッチング領域を有するエ
ッチング・パターンを用いて前記絶縁体層の上側側面に
パターンに作成するためのエッチングを実行する段階で
あって、前記エッチング領域の中でのエッチングにより
前記絶縁体層を通して前記第３部分の反対側の前記第１
表面部分および前記第２表面部分に向けて下方にそれぞ
れが延長された第１凹部および第２凹部が作成される、
前記パターンに作成するためのエッチングを実行する段
階と、前記第１凹部および前記第２凹部の中に導電体材
料を堆積する段階と、前記第３部分の少なくとも上側端
部に対応するレベルにまで半導体デバイスの上側側面を
平坦化する段階と、を有する半導体デバイスを製造する
方法。 （２） 第１項に記載された方法において、パターンに
作成するためのエッチングを実行する前記段階の開始時
には前記絶縁体層の上側表面が前記第３部分の上側端部
よりも高い前記方法。 （３） 第１項に記載された方法において、パターンに
作成するためのエッチングを実行する前記段階の前に、
前記第３部分の上側端部に実質的に対応するレベルにま
で前記絶縁体層を平坦化する段階を有する前記方法。
【００３８】（４） 第１項に記載された方法におい
て、前記堆積段階が前記導電体材料の第１層を堆積する
段階と、前記第１層にエッチングを行うことによって前
記第１層を平坦化する段階と、その後で前記導電体材料
の第２層を堆積する段階とを有する前記方法。 （５） 第１項に記載された方法において、前記平坦化
段階により前記第１凹部および前記第２凹部のおのおの
の中に前記導電体材料のそれぞれの部分が残り、前記導
電体材料の前記部分のおのおのが前記絶縁体層を通して
前記第１部分および前記第２部分のそれぞれに対して局
所的相互接続体としての役割を果たす前記方法。 （６） 第１項に記載された方法において、前記製造段
階が、半導体基板の中に間隔距離を有して配置されたソ
ース領域およびドレイン領域を作成する段階と、前記ソ
ース領域と前記ドレイン領域との間の前記基板の上にゲ
ート部分を作成する段階とを有し、ここで前記ソース領
域および前記ドレイン領域が前記第１部分および前記第
２部分であり、前記ゲート部分が、ゲート誘電体層と、
前記ゲート誘電体層の上のゲート電極と、前記ゲート電
極の上の絶縁体層と、前記ゲート誘電体層と前記ゲート
電極と前記絶縁体層との反対側側面の上に絶縁体側壁と
を有し、前記ゲート部分が前記第２部分である、前記方
法。 （７） 第６項に記載された方法において、前記絶縁体
層を作成する前記段階の後、前記絶縁体層を貫通する開
口部を作成する段階を有する前記方法。 （８） 第６項に記載された方法において、前記ゲート
電極の上に前記絶縁体層を作成する前記段階が窒化物材
料と酸化物材料との交代する層を作成することにより実
行される前記方法。 （９） 第１項に記載された方法において、前記エッチ
ング領域の中に備えられそして前記第１表面部分および
前記第２表面部分の１つの上に配置された少なくとも１
個のエッチングに耐える島状体をエッチングにより作成
された前記パターンが有する前記方法。
て、前記堆積段階が前記導電体材料の第１層を堆積する
段階と、前記第１層にエッチングを行うことによって前
記第１層を平坦化する段階と、その後で前記導電体材料
の第２層を堆積する段階とを有する前記方法。 （５） 第１項に記載された方法において、前記平坦化
段階により前記第１凹部および前記第２凹部のおのおの
の中に前記導電体材料のそれぞれの部分が残り、前記導
電体材料の前記部分のおのおのが前記絶縁体層を通して
前記第１部分および前記第２部分のそれぞれに対して局
所的相互接続体としての役割を果たす前記方法。 （６） 第１項に記載された方法において、前記製造段
階が、半導体基板の中に間隔距離を有して配置されたソ
ース領域およびドレイン領域を作成する段階と、前記ソ
ース領域と前記ドレイン領域との間の前記基板の上にゲ
ート部分を作成する段階とを有し、ここで前記ソース領
域および前記ドレイン領域が前記第１部分および前記第
２部分であり、前記ゲート部分が、ゲート誘電体層と、
前記ゲート誘電体層の上のゲート電極と、前記ゲート電
極の上の絶縁体層と、前記ゲート誘電体層と前記ゲート
電極と前記絶縁体層との反対側側面の上に絶縁体側壁と
を有し、前記ゲート部分が前記第２部分である、前記方
法。 （７） 第６項に記載された方法において、前記絶縁体
層を作成する前記段階の後、前記絶縁体層を貫通する開
口部を作成する段階を有する前記方法。 （８） 第６項に記載された方法において、前記ゲート
電極の上に前記絶縁体層を作成する前記段階が窒化物材
料と酸化物材料との交代する層を作成することにより実
行される前記方法。 （９） 第１項に記載された方法において、前記エッチ
ング領域の中に備えられそして前記第１表面部分および
前記第２表面部分の１つの上に配置された少なくとも１
個のエッチングに耐える島状体をエッチングにより作成
された前記パターンが有する前記方法。
【００３９】（１０） それぞれが上方向に面している
第１表面部分および第２表面部分をその上に有する横方
向に間隔距離を有して配置された第１部分および第２部
分と、前記第１表面部分と前記第２表面部分との間の位
置から前記第１表面部分および第２表面部分のおのおの
を越えて上方向に延長され、その反対側の側面の上に２
つの側表面を有する、第３部分と、前記第１表面部分お
よび前記第２表面部分の上に配置された部分を有する絶
縁体層であって、前記第３部分が前記絶縁体層の中に延
長され、前記絶縁体層を通り前記第３部分の反対側の前
記第１表面部分および前記第２表面部分に向けて下方に
それぞれが延長された第１凹部および第２凹部を前記絶
縁体層が有し、前記凹部のおのおのが前記第３部分のそ
れぞれの前記側表面に直接に隣接している、前記絶縁体
層と、前記第１凹部の中に配置された導電体材料の第１
部分と、前記第２凹部の中に配置された導電体材料の第
２部分と、を有する半導体デバイスを備えた装置。
第１表面部分および第２表面部分をその上に有する横方
向に間隔距離を有して配置された第１部分および第２部
分と、前記第１表面部分と前記第２表面部分との間の位
置から前記第１表面部分および第２表面部分のおのおの
を越えて上方向に延長され、その反対側の側面の上に２
つの側表面を有する、第３部分と、前記第１表面部分お
よび前記第２表面部分の上に配置された部分を有する絶
縁体層であって、前記第３部分が前記絶縁体層の中に延
長され、前記絶縁体層を通り前記第３部分の反対側の前
記第１表面部分および前記第２表面部分に向けて下方に
それぞれが延長された第１凹部および第２凹部を前記絶
縁体層が有し、前記凹部のおのおのが前記第３部分のそ
れぞれの前記側表面に直接に隣接している、前記絶縁体
層と、前記第１凹部の中に配置された導電体材料の第１
部分と、前記第２凹部の中に配置された導電体材料の第
２部分と、を有する半導体デバイスを備えた装置。
【００４０】（１１） 第１０項に記載された装置にお
いて、前記第１部分および前記第２部分としての役割を
果たす間隔距離を有して配置されたソース領域およびド
レイン領域を備えおよび前記ソース領域と前記ドレイン
領域との間にゲート部分を備えた半導体基板を有し、お
よび前記ゲート部分が、ゲート誘電体層と、前記ゲート
誘電体層の上のゲート電極と、前記ゲート電極の上の絶
縁体層と、前記ゲート誘電体層と前記ゲート電極と前記
絶縁体層との反対側の側面の上の絶縁体側壁とを有し、
ここで前記ゲート部分が前記第３部分である、前記装
置。 （１２） 第１１項に記載された装置において、導電体
材料の前記第１部分および前記第２部分がそれぞれ上方
向に面する第３表面部分および第４表面部分をその上に
有し、前記第３表面部分および前記第４表面部分が前記
絶縁体層の頂部表面と実質的に同一面の中にある、前記
装置。 （１３） 第１１項に記載された装置において、前記絶
縁体層が窒化物と酸化物との交代する層を有する前記装
置。 （１４） 第１０項に記載された装置において、前記半
導体デバイスの中の最小ゲート長に対応する距離だけ前
記側表面が間隔距離を有する前記装置。 （１５） 間隔距離を有して配置されたソース領域およ
びドレイン領域１３〜１４、７６〜７８、１５４を備え
た基板１１、７３、１５３を有する半導体デバイス１
０、７１、１０１、１２１、１５１、２０１とその製造
法が得られる。ゲート部分２１、８１〜８２、１２３、
２０３は前記領域の隣接する対の間から上方向に絶縁体
層３１、８３、１０３、１２２、１５７の中に延長され
る。前記絶縁体層を通して前記ソース領域および前記ド
レイン領域に対する局所的相互接続体を作成するため
に、エッチング領域３６、８７、１２６を用いてパター
ンに作成するためのエッチングが実行される。前記エッ
チング領域は、１つの前記ゲート部分の上で１つの前記
領域の上の位置から他の前記領域の上の位置まで延長さ
れる。このエッチング領域の中でのエッチングにより、
前記ゲート部分の反対側側面の上におよび前記ゲート部
分に直接に隣接して凹部４１〜４２、９１〜９３、１０
７〜１０８、１３８〜１３９、１５８が作成される。導
電体層５１、９６、１１１、１６１、１７１が堆積され
て前記凹部が充填され、そして次に、前記ゲート部分の
上側端部にまで平坦化される。それぞれの前記凹部の中
に残っている導電体材料は少なくとも１つのゲート部分
に直接に隣接するように自己整合しており、そしてそれ
ぞれのソース領域またはドレイン領域に対する局所的相
互接続体としての役割を果たす。
いて、前記第１部分および前記第２部分としての役割を
果たす間隔距離を有して配置されたソース領域およびド
レイン領域を備えおよび前記ソース領域と前記ドレイン
領域との間にゲート部分を備えた半導体基板を有し、お
よび前記ゲート部分が、ゲート誘電体層と、前記ゲート
誘電体層の上のゲート電極と、前記ゲート電極の上の絶
縁体層と、前記ゲート誘電体層と前記ゲート電極と前記
絶縁体層との反対側の側面の上の絶縁体側壁とを有し、
ここで前記ゲート部分が前記第３部分である、前記装
置。 （１２） 第１１項に記載された装置において、導電体
材料の前記第１部分および前記第２部分がそれぞれ上方
向に面する第３表面部分および第４表面部分をその上に
有し、前記第３表面部分および前記第４表面部分が前記
絶縁体層の頂部表面と実質的に同一面の中にある、前記
装置。 （１３） 第１１項に記載された装置において、前記絶
縁体層が窒化物と酸化物との交代する層を有する前記装
置。 （１４） 第１０項に記載された装置において、前記半
導体デバイスの中の最小ゲート長に対応する距離だけ前
記側表面が間隔距離を有する前記装置。 （１５） 間隔距離を有して配置されたソース領域およ
びドレイン領域１３〜１４、７６〜７８、１５４を備え
た基板１１、７３、１５３を有する半導体デバイス１
０、７１、１０１、１２１、１５１、２０１とその製造
法が得られる。ゲート部分２１、８１〜８２、１２３、
２０３は前記領域の隣接する対の間から上方向に絶縁体
層３１、８３、１０３、１２２、１５７の中に延長され
る。前記絶縁体層を通して前記ソース領域および前記ド
レイン領域に対する局所的相互接続体を作成するため
に、エッチング領域３６、８７、１２６を用いてパター
ンに作成するためのエッチングが実行される。前記エッ
チング領域は、１つの前記ゲート部分の上で１つの前記
領域の上の位置から他の前記領域の上の位置まで延長さ
れる。このエッチング領域の中でのエッチングにより、
前記ゲート部分の反対側側面の上におよび前記ゲート部
分に直接に隣接して凹部４１〜４２、９１〜９３、１０
７〜１０８、１３８〜１３９、１５８が作成される。導
電体層５１、９６、１１１、１６１、１７１が堆積され
て前記凹部が充填され、そして次に、前記ゲート部分の
上側端部にまで平坦化される。それぞれの前記凹部の中
に残っている導電体材料は少なくとも１つのゲート部分
に直接に隣接するように自己整合しており、そしてそれ
ぞれのソース領域またはドレイン領域に対する局所的相
互接続体としての役割を果たす。
【００４１】本出願は名称「十分に自己整合した局所的
相互接続体を備えた半導体デバイスおよびそのデバイス
の製造法（Semiconductor Device with Fully Self-Ali
gnedLocal Interconnects, and Method for Fabricatin
g the Device）」（代理人番号第TI-28905号）の出願中
特許の関連出願である。
相互接続体を備えた半導体デバイスおよびそのデバイス
の製造法（Semiconductor Device with Fully Self-Ali
gnedLocal Interconnects, and Method for Fabricatin
g the Device）」（代理人番号第TI-28905号）の出願中
特許の関連出願である。
【図１】本発明を実施する方法に従う製造の中間段階に
おけるその構成を示した、集積回路の一部分の横断面概
要図。
おけるその構成を示した、集積回路の一部分の横断面概
要図。
【図２】本発明に従う集積回路の製造期間中に用いられ
るエッチング・マスクを示した、図１の集積回路の平面
概要図。
るエッチング・マスクを示した、図１の集積回路の平面
概要図。
【図３】製造工程の後の段階の集積回路を示した、図１
と類似した横断面概要図。
と類似した横断面概要図。
【図４】製造の期間中のさらに後の段階の集積回路を示
した、図３と類似した横断面概要図。
した、図３と類似した横断面概要図。
【図５】製造の期間中のなおさらに後の段階の集積回路
を示した、図４と類似した横断面概要図。
を示した、図４と類似した横断面概要図。
【図６】図１〜図５の集積回路のまた別の実施例であっ
て、図１〜図５の方法のまた別の実施例である方法に従
って製造された集積回路の横断面概要図。図６の集積回
路は、製造の期間中の中間段階における構成を示してい
る。
て、図１〜図５の方法のまた別の実施例である方法に従
って製造された集積回路の横断面概要図。図６の集積回
路は、製造の期間中の中間段階における構成を示してい
る。
【図７】図６の集積回路に平面概要図であって、本発明
を実施する方法に従ってこの集積回路を製造する期間中
に用いられるエッチング・マスクがまた示されている。
を実施する方法に従ってこの集積回路を製造する期間中
に用いられるエッチング・マスクがまた示されている。
【図８】図６と類似の横断面概要図であって、製造期間
中の後の段階の図６の集積回路を示している。
中の後の段階の図６の集積回路を示している。
【図９】図８と類似の横断面概要図であって、製造期間
中のさらに後の段階の図６の集積回路を示している。
中のさらに後の段階の図６の集積回路を示している。
【図１０】図１〜図５の集積回路のまた別の実施例であ
って、図１〜図５の方法のまた別の実施例である方法に
従って製造されたまた別の集積回路の横断面概要図。図
１０の集積回路は、製造の期間中の中間段階における構
成を示している。
って、図１〜図５の方法のまた別の実施例である方法に
従って製造されたまた別の集積回路の横断面概要図。図
１０の集積回路は、製造の期間中の中間段階における構
成を示している。
【図１１】図１０と類似の横断面概要図であって、製造
工程の期間中の後の段階の集積回路を示している。
工程の期間中の後の段階の集積回路を示している。
【図１２】図１〜図５の集積回路のまた別の実施例であ
って、図１〜図５の方法のまた別の実施例である方法に
従って製造されたさらに別の集積回路の平面概要図。図
１２は、集積回路を製造するのに用いられるエッチング
・マスクをさらに示している。図１２の集積回路は、製
造期間中の中間段階における構成を示している。
って、図１〜図５の方法のまた別の実施例である方法に
従って製造されたさらに別の集積回路の平面概要図。図
１２は、集積回路を製造するのに用いられるエッチング
・マスクをさらに示している。図１２の集積回路は、製
造期間中の中間段階における構成を示している。
【図１３】図１２の集積回路の横断面概要図であって、
製造の期間中の後の段階の構成を示している。
製造の期間中の後の段階の構成を示している。
【図１４】図１〜図５の集積回路のまた別の実施例であ
って、図１〜図５の方法のまた別の実施例である方法に
従って製造されたなおさらに別の集積回路の横断面概要
図。図１４は、製造期間中の中間段階における集積回路
を示している。
って、図１〜図５の方法のまた別の実施例である方法に
従って製造されたなおさらに別の集積回路の横断面概要
図。図１４は、製造期間中の中間段階における集積回路
を示している。
【図１５】図１４と類似の横断面概要図であって、製造
期間中の後の段階の集積回路を示している。
期間中の後の段階の集積回路を示している。
【図１６】図１５と類似の横断面概要図であって、製造
期間中のさらに後の段階の集積回路を示している。
期間中のさらに後の段階の集積回路を示している。
【図１７】図１６と類似の横断面概要図であって、製造
期間中のなおさらに後の段階の集積回路を示している。
期間中のなおさらに後の段階の集積回路を示している。
【図１８】図１〜図５の集積回路のなおまた別の実施例
であって、図１〜図５の方法のまた別の実施例である方
法に従って製造された集積回路の横断面概要図。図１８
の集積回路は、交代する窒化物層および酸化物層によっ
て定められる絶縁体層を上側端部に備えたゲート部分を
有する。図１８は、製造期間中の中間段階における集積
回路を路を示している。
であって、図１〜図５の方法のまた別の実施例である方
法に従って製造された集積回路の横断面概要図。図１８
の集積回路は、交代する窒化物層および酸化物層によっ
て定められる絶縁体層を上側端部に備えたゲート部分を
有する。図１８は、製造期間中の中間段階における集積
回路を路を示している。
１０、７１、１０１、１２１、１５１、２０１ 半導体
デバイス １１、７３、１５３ 基板 １３〜１４、７６〜７８、１５４ ソース領域およびド
レイン領域 ２１、８１〜８２、１２３、２０３ ゲート部分 ３１、８３、１０３、１２２、１５７ 絶縁体層 ３６、８７、１２６ エッチング領域 ４１〜４２、９１〜９３、１０７〜１０８、１３８〜１
３９、１５８ 凹部 ５１、９６、１１１、１６１、１７１ 導電体層
デバイス １１、７３、１５３ 基板 １３〜１４、７６〜７８、１５４ ソース領域およびド
レイン領域 ２１、８１〜８２、１２３、２０３ ゲート部分 ３１、８３、１０３、１２２、１５７ 絶縁体層 ３６、８７、１２６ エッチング領域 ４１〜４２、９１〜９３、１０７〜１０８、１３８〜１
３９、１５８ 凹部 ５１、９６、１１１、１６１、１７１ 導電体層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｙ
Claims (2)
- 【請求項１】 それぞれが上方向に面している第１表面
部分および第２表面部分をその上に有する横方向に間隔
距離を有して配置された第１部分および第２部分を備
え、および前記第１表面部分と第２表面部分との間の位
置から前記第１表面部分および第２表面部分のおのおの
を越えて上方向に延長された第３部分を備えた、構造体
を製造する段階と、 前記第１表面部分と前記第２表面部分との上に配置され
た部分を有する絶縁体層において、前記第３部分が前記
絶縁体層の中に延長されている、前記絶縁体層を前記構
造体の中に作成する段階と、 前記第１表面部分の上に配置された位置から前記第２表
面部分の上に配置された位置まで延長されたエッチング
領域を有するエッチング・パターンを用いて前記絶縁体
層の上側側面にパターンに作成するためのエッチングを
実行する段階であって、前記エッチング領域の中でのエ
ッチングにより前記絶縁体層を通して前記第３部分の反
対側の前記第１表面部分および前記第２表面部分に向け
て下方にそれぞれが延長された第１凹部および第２凹部
が作成される、前記パターンに作成するためのエッチン
グを実行する段階と、 前記第１凹部および前記第２凹部の中に導電体材料を堆
積する段階と、 前記第３部分の少なくとも上側端部に対応するレベルに
まで半導体デバイスの上側側面を平坦化する段階と、を
有する半導体デバイスを製造する方法。 - 【請求項２】 それぞれが上方向に面している第１表面
部分および第２表面部分をその上に有する横方向に間隔
距離を有して配置された第１部分および第２部分と、 前記第１表面部分と前記第２表面部分との間の位置から
前記第１表面部分および第２表面部分のおのおのを越え
て上方向に延長され、その反対側の側面の上に２つの側
表面を有する、第３部分と、 前記第１表面部分および前記第２表面部分の上に配置さ
れた部分を有する絶縁体層であって、前記第３部分が前
記絶縁体層の中に延長され、前記絶縁体層を通り前記第
３部分の反対側の前記第１表面部分および前記第２表面
部分に向けて下方にそれぞれが延長された第１凹部およ
び第２凹部を前記絶縁体層が有し、前記凹部のおのおの
が前記第３部分のそれぞれの前記側表面に直接に隣接し
ている、前記絶縁体層と、 前記第１凹部の中に配置された導電体材料の第１部分
と、 前記第２凹部の中に配置された導電体材料の第２部分
と、を有する半導体デバイスを備えた装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16165199P | 1999-10-20 | 1999-10-20 | |
| US161651 | 1999-10-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144030A true JP2001144030A (ja) | 2001-05-25 |
Family
ID=22582132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000320809A Pending JP2001144030A (ja) | 1999-10-20 | 2000-10-20 | 十分に自己整合した局所的相互接続体を備えた半導体デバイスとそのデバイスの製造法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6376344B1 (ja) |
| JP (1) | JP2001144030A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AUPR245501A0 (en) * | 2001-01-10 | 2001-02-01 | Silverbrook Research Pty Ltd | An apparatus (WSM08) |
| US6576519B1 (en) * | 2001-11-28 | 2003-06-10 | Texas Instruments Incorporated | Method and apparatus for fabricating self-aligned contacts in an integrated circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098254A (ja) * | 1995-06-20 | 1997-01-10 | Samsung Electron Co Ltd | デュアルパッド付き半導体素子及びその製造方法 |
| JPH11177089A (ja) * | 1997-12-16 | 1999-07-02 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2000031085A (ja) * | 1998-06-17 | 2000-01-28 | Samsung Electron Co Ltd | 半導体装置の自己整列コンタクト形成方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5360757A (en) * | 1993-03-03 | 1994-11-01 | Motorola, Inc. | Process for fabricating a self aligned interconnect structure in a semiconductor device |
| US5589412A (en) * | 1993-12-16 | 1996-12-31 | National Semiconductor Corporation | Method of making increased-density flash EPROM that utilizes a series of planarized, self-aligned, intermediate strips of conductive material to contact the drain regions |
| US6118161A (en) * | 1997-04-30 | 2000-09-12 | Texas Instruments Incorporated | Self-aligned trenched-channel lateral-current-flow transistor |
| US6225211B1 (en) * | 1999-04-29 | 2001-05-01 | Industrial Technology Research Institute | Method for making stacked and borderless via structures on semiconductor substrates for integrated circuits |
-
2000
- 2000-09-14 US US09/661,659 patent/US6376344B1/en not_active Expired - Lifetime
- 2000-10-20 JP JP2000320809A patent/JP2001144030A/ja active Pending
-
2002
- 2002-02-27 US US10/085,646 patent/US6750543B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098254A (ja) * | 1995-06-20 | 1997-01-10 | Samsung Electron Co Ltd | デュアルパッド付き半導体素子及びその製造方法 |
| JPH11177089A (ja) * | 1997-12-16 | 1999-07-02 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2000031085A (ja) * | 1998-06-17 | 2000-01-28 | Samsung Electron Co Ltd | 半導体装置の自己整列コンタクト形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6750543B2 (en) | 2004-06-15 |
| US6376344B1 (en) | 2002-04-23 |
| US20020098672A1 (en) | 2002-07-25 |
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