KR960016230B1 - 단차비가 감소된 반도체 소자의 콘택홀 형성방법 - Google Patents

Abstract

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Description

단차비가 감소된 반도체 소자의 콘택홀 형성방법

제1도는 종래 기술에 의한 반도체 소자의 트랜지스터 제조후 콘택홀을 형성한 상태를 도시한 단면도.

제2A도 내지 제2F도는 본 발명에 의한 단차비가 감소된 콘택홀을 형성하는 단계를 도시한 단면도.

제3A도 내지 제3C도는 본 발명의 다른 실시예에 의한 단차비가 감소된 콘택홀을 형성하는 단계를 설명하기 위해 도시한 단면도.

제4A도 내지 제4C도는 본 발명의 또다른 실시예에 의한 단차비가 감소된 콘택홀을 형성하는 단계를 설명하기 위해 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1,11 : 실리콘 기판2,12 : 소자분리 산화막

3,13 : 게이트 산화막4,14 : 게이트 전극

5 : 스페이서 산화막6, 16 : 소오스/드레인 전극

7,17 : 층간 절연막8,18 : 콘택홀

12a : 제1소자분리 산화막12b : 제2소자분리 산화막

14a : 금속배선19a : 제1질환막

19b : 제2질화막20 : 산화막

21 : 식각홈

본 발명은 단차비가 감소된 반도체 소자의 콘택홀 형성방법에 관한 것으로, 특히 반도체 웨이퍼상에 소자간을 분리하기 위하여 형성하는 소자분리 산화막 또는 트랜지스터의 게이트 전극등의 상부면이 실리콘 기판의 표면과 비슷한 높이로 형성되도록하여 후공정의 콘택홀 형성시 콘택홀의 단차비가 감소되도록하는 반도체 소자의 콘택홀 형성방법에 관한 것이다.

일반적으로, 반도체 소자의 고집적화에 따라 단차비(aspect ratio)가 증가하게 되고, 이러한 단차비가 증가는 콘택홀에서의 층덮힘(stepcoverage), 평탄화 공정 및 접속불량등의 원인이 된다. 그러므로 콘택홀의 단차비를 감소시킬 경우 상기한 문제를 해결할 수 있어 반도체 소자의 특성을 향상시킬 수 있다.

종래의 기술에서는 제1도에 도시한 바와같이 실리콘 기판(1)상에 소자분리 산화막(2)을 형성하고, 게이트 전극(4)과 소오스/드레인 전극(6)으로 트랜지스터를 구성하고, 상기 소오스/드레인 전극(6)에 금속배선을 연결하기 위해 평탄화된 층간 절연막(7)을 일정부분 식각하여 콘택홀(8)을 형성한다.

여기서, 미설명 부호(3)는 게이트 산화막이고, 부호(5)는 스페이서 산화막이다.

상기 형성된 소자분리 산화막(2)과 게이트 전극(4)이 실리콘 기판(1)의 표면보다 상당한 높이까지 올라오므로써 콘택홀(8) 형성시 콘택홀(8)의 단차비가 필연적으로 크게될 수 밖에 없다. 최근 고집적화 추세인 반도체 소자에서는 상기한 단차비의 문제가 더욱 심화되며, 특히 물리적 기상 증착방법으로 상기 콘택홀(8)을 통해 형성하는 금속배선 형성공정시 이러한 단차비의 심화문제로 층덮힘, 평탄화 공정 및 접속불량등을 유발하여 반도체 소자의 특성을 저하시키는 문제가 있다.

따라서, 본 발명은 상기한 문제를 해결하기 위하여 소자분리 산화막 및/또는 게이트 전극등의 상부면이 실리콘 기판의 표면과 비슷한 위치가 되도록 형성하므로써 콘택홀의 단차비를 최소화할 수 있도록한 반도체 소자의 콘택홀 형성방법을 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 단차비가 감소된 반도체 소자의 콘택홀 형성방법은 실리콘 기판(11)상에 제1질화막(19a)을 증착한 후, 마스크 공정 및 식각공정으로 소자분리 산화막이 형성될 부분과 게이트전극이 형성될 부분의 제1질화막(19a)을 식각하는 단계와, 상기 단계로부터 열적으로 산화공정을 실시하여 소자분리영역에 제1소자분리 산화막(12a)을, 게이트 전극이 형성될 부분에 산화막(20)을 동시에 형성하는 단계와, 상기 단계로부터 형성된 제1소자분리 산화막(12a) 및 산화막(20)을 제거한 후, 전체구조상부에 제2질화막(19b)을 증착한 다음, 마스크 공정 및 식각공정으로 상기 제1소자분리 산화막(12a)이 제거된 부분에 증착된 제2질화막(19b)을 식각하는 단계와, 상기 단계로부터 다시 열적으로 산화공정을 실시하여 상기 제1소자분리 산화막(12a)이 제거된 부분에 실리콘 기판(11)의 표면 높이정도로 제2소자분리 산화막(12b)을 형성한 후, 상기 식각되고 남은 제2질화막(19b)을 제거한 다음, 전체적으로 실리콘 기판(11)상에 게이트 산화막(13)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 폴리실리콘을 증착한 다음, 게이트 전극 마스크를 사용하여 상기 산화막(20)이 제거되어 실리콘 기판(11) 표면이 함몰된 부분에 게이트 전극(14)을 형성한 후, 불순물 주입공정으로 소오스/드레인 전극(16)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 층간 절연막(17)을 두껍게 증착 평탄화한 후, 콘택 마스크를 사용하여 콘택홀(18)을 형성하는 단계로 이루어져, 콘택홀의 단차비에 직접적인 영향을 미치는 소자분리 산화막 및 게이트 전극을 실리콘 기판의 표면 높이가 되도록 형성하여 콘택홀의 단차비를 감소시키는 것을 특징으로 한다.

본 발명의 다른 목적은 소자분리 산화막 상부에 금속배선이 형성되는 반도체 소자에 있어 소자분리 산화막상부에 금속배선이 형성될 부분에 일정깊이로 식각홈을 형성하여 그 식각홈에 금속배선을 형성시키므로써 후공정의 콘택홀 형성시 콘택홀의 단차비를 감소시키는 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제2A도 내지 제2F도는 본 발명에 의한 단차비가 감소된 콘택홀을 형성하는 단계를 도시한 단면도로서, 제2A도는 실리콘 기판(11)상에 제1질화막(19a)을 증착한 후, 마스크 공정 및 식각공정으로 상기 증착된 제1질화막(19a)의 소정부분 즉, 후공정으로 소자분리 산화막이 형성될 부분과 게이트 전극이 형성될 부분을 실리콘 기판(11)이 노출될때까지, 식각한 상태를 도시한 것이다.

제2B도는 상기 제2A도의 상태하에서 열적으로 산화공정을 실시하여 소자분리영역에 제1소자분리 산화막(12A)을, 게이트 전극이 형성될 영역에 산화막(20)을 동시에 형성한 상태를 도시한 것이다.

상기 산화공정의 방법은 종래의 방법이 적용된다.

제2C도는 상기 제1소자분리 산화막(12a) 및 상기 게이트 전극의 형성영역에 존재하는 산화막(20)을 완전히 제거한 후, 전체구조상부에 제2질화막(19b)을 증착한 다음, 마스크 공정 및 식각공정으로 상기 제1소자분리 산화막(12a)이 제거된 부분에 증착된 제2질화막(19b)을 제거한 상태를 도시한 것이다.

제2D도는 상기 제2C도의 상태하에서 다시 열적으로 산화공정을 실시하여 소자간을 격리시키는 제2소자분리 산화막(12b)을 형성한 후, 상기 식각되고 남은 제2질화막(19b)을 제거한 다음, 전체적으로 실리콘 기판(11)상에 게이트 산화막(13)을 형성한 상태를 도시한 것이다.

상기 형성된 제2소자분리 산화막(12b)은 그 두께가 상기 제1소자분리 산화막(12a)과 유사하지만 그 상부면이 실리콘 기판(11)의 표면과 비슷한 높이로 형성되어 후공정의 콘택홀 형성시 콘택홀의 단차비를 감소시킨다.

제2E도는 상기 제2D도의 상태하에서 전체구조상부에 폴리실리콘을 증착한 다음, 게이트 전극 마스크를 사용하여 상기 산화막(20)이 제거된 부분에 게이트 전극(14)을 형성한 후, 불순물 주입공정으로 소오스/드레인 전극(16)을 형성하여 트랜지스터를 구성한 상태를 도시한 것이다.

상기 게이트 전극(14)은 산화막(20)이 제거된 부분 즉, 실리콘 기판(11)의 함몰된 부분에 형성시키므로써, 형성된 게이트 전극(14)의 상부면이 실리콘 기판(11)의 표면과 비슷한 높이로 형성되어 상기 제2소자분리 산화막(12b)과 함께 후공정의 콘택홀 형성시 콘택홀의 단차비를 감소시킨다.

제2F도는 상기 제2E도의 상태하에서 층간 절연막(17)을 두껍게 증착 평탄화한 후, 콘택 마스크를 사용하여 콘택홀(18)을 형성한 상태를 도시한 것이다.

상기 콘택홀(18)은 단차비에 영향을 미치는 소자분리 산화막 및 게이트 전극의 상부면이 실리콘 기판(11)의 표면과 비슷한 높이인 상태로 형성시키므로써 전술한 제1도의 종래방법에 의해 형성된 콘택홀(8)보다 더 낮은 단차비를 갖게된다.

제3A도 내지 제3C도는 본 발명의 다른 실시예에 의한 단차비가 감소된 콘택홀을 형성하는 단계를 설명하기 위해 도시한 단면도로서, 소자분리 산화막상부에 금속배선이 형성되는 경우를 도시한 것이다. 이러한 구조를 갖는 반도체 소자는 종래방법을 기술한 제1도의 구조하에서 소자분리 산화막(2) 상부에 소정의 금속배선이 형성되는 구조를 갖게되므로 이후 형성되는 콘택홀의 단차비는 더욱 증가됨을 알 수 있다.

제3A도는 상술한 제2A도 내지 제2C도의 공정단계를 거친 후, 소자분리영역에 열적으로 산화공정을 실시하여 소자간을 격리시키는 제2소자분리 산화막(12b)을 형성한 다음, 마스크 공정 및 식각공정으로 제2소자분리 산화막(12b) 상부의 일정부분 즉, 금속배선이 형성될 부분을 일정깊이로 식각하여 식각홈(21)을 형성하고, 상기 제2C도에 도시된 제2질화막(19b)을 제거한 후, 게이트 산화막(13)을 형성한 상태를 도시한 것이다.

제3B도는 상기 제3A도의 상태하에 전체구조상부에 폴리실리콘을 증착한 다음, 게이트 전극 마스크 및 금속배선 마스크를 사용하여 제2C도의 산화막(20)이 제거된 부분에 게이트 전극(14)을, 상기 제2소자분리 산화막(12b) 상의 식각홈(21)에 금속배선(14a)을 형성한 후, 불순물 주입 공정으로 소오스/드레인 전극(16)을 형성하여 트랜지스터를 구성한 상태를 도시한 것이다.

상기에서 게이트 전극(14)은 실리콘 기판(11)이 함몰된 부분에 형성되고, 금속배선(14a)은 실리콘 기판(11)의 표면과 높이가 비슷하게 형성된 제2소자분리 산화막(12b)상에 형성된 식각홈(21)에 형성되므로 후공정의 콘택홀 형성시 콘택홀의 단차비를 감소시킨다.

제3C도는 상기 제3B도의 상태하에서 층간 절연막(17)을 두껍게 증착 평탄화한 후, 콘택 마스크를 사용하여 콘택홀(18)을 형성한 상태를 도시한 것이다.

상기 제3A도 내지 제3C도의 공정단계로 형성된 콘택홀은 상술한 제2A도 내지 제2F도의 공정단계로 형성된 콘택홀과 마찬가지로 종래의 콘택홀보다 더 낮은 단차비를 갖는다.

제4A도 내지 제4C도는 본 발명의 또다른 실시예에 의한 단차비가 감소된 콘택홀을 형성하는 단계를 설명하기 위해 도시한 단면도로서, 소자분리 산화막 상부에 금속배선이 형성되는 경우를 도시한 것이다.

제4A도는 제1도에서와 같이 종래의 방법에 의해 소자분리 산화막(12)이 형성된 상태에서, 마스크 공정 및 식각공정으로 소자분리 산화막(12) 상부의 일정부분 즉, 금속배선이 형성될 부분을 일정깊이로 식각하여 식각홈(21)을 형성하고, 게이트 산화막(13)을 형성한 상태를 도시한 것이다.

제4B도는 상기 제4A도의 상태하에서 전체구조상부에 폴리실리콘을 증착한 다음, 게이트 전극 마스크 및 금속배선 마스크를 사용하여 제1도와 같이 실리콘 기판(11)상에 게이트 전극(14)을, 그리고 상기 소자분리 산화막(12)상의 식각홈(21)에 금속배선(14a)을 형성한 후, 불순물 주입 공정으로 소오스/드레인 전극(16)을 형성하여 트랜지스터를 구성한 상태를 도시한 것이다.

상기에서 금속배선(14a)을 소자분리 산화막(12)상에 형성된 식각홈(21)에 형성하므로써 후공정의 콘택홀 형성시 콘택홀의 단차비는 금속배선(14a)의 높이만큼 감소된다.

제4C도는 상기 제4B도의 상태하에서 층간 절연막(17)을 두껍게 증착 평탄화한 후, 콘택 마스크를 사용하여 콘택홀(18)을 형성한 상태를 도시한 것이다.

본 발명에 의하면, 제2A도 내지 제2F도의 공정단계와, 제3A도 내지 제3C도의 공정단계로 콘택홀을 형성할 경우 콘택홀 단차비가 기존의 콘택홀 단차비보다 현저히 낮게 형성시킬 수 있고, 또한 제4A도 내지 제4C도의 공정단계로 콘택홀을 형성할 경우 상기한 공정단계보다 단순하면서도 콘택홀 단차비를 기존의 콘택홀 단차비보다 낮게 형성시킬 수 있다.

상술한 바와같이, 콘택홀의 단차비에 직접적인 영향을 미치는 소자 분리 산화막 및 게이트 전극 및 또는 소자분리 산화막상에 형성되는 금속배선을 최대한 실리콘 기판의 표면 높이와 갖게 형성시키므로써 콘택홀 형성시 콘택홀의 단차비를 감소시켜 후공정의 층덮힘, 평탄화 공정 및 배선 접속을 양호하게 하여 반도체 소자의 특성을 향상시킬 수 있다.

Claims (3)

1. 반도체 소자의 콘택홀 형성방법에 있어서, 실리콘 기판(11)상에 제1질화막(19a)을 증착한 후, 마이크 공정 및 식각공정으로 소자분리 산화막이 형성될 부분과 게이트전극이 형성될 부분의 제1질화막(19a)을 식각하는 단계와, 상기 단계로부터 열적으로 산화공정을 실시하여 소자분리영역에 제1소자분리 산화막(12a)을, 게이트 전극이 형성될 부분에 산화막(20)을 동시에 형성하는 단계와, 상기 단계로부터 형성된 제1소자분리 산화막(12a) 및 산화막(20)을 제거한 후, 전체구조상부에 제2질화막(19b)을 증착한 다음, 마스크 공정 및 식각공정으로 상기 제1소자분리 산화막(12a)이 제거된 부분에 증착된 제2질화막(19b)을 식각하는 단계와, 상기 단계로부터 다시 열적으로 산화공정을 실시하여 상기 제1소자분리 산화막(12a)이 제거된 부분에 실리콘 기판(11)의 표면 높이가 되도록 제2소자분리 산화막(12b)을 형성한 후, 상기 식각되고 남은 제2질화막(19b)을 제거한 다음, 전체적으로 실리콘 기판(11)상에 게이트 산화막(13)을 형성하는 단계와, 상기 단계로부터 전체구조상부에 폴리실리콘을 증착한 다음, 게이트 전극 마스크를 사용하여 상기 산화막(20)이 제거되어 실리콘 기판(11) 표면이 함몰된 부분에 게이트 전극(14)을 형성한 후, 불순물 주입공정으로 소오스/드레인 전극(16)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 층간 절연막(17)을 두껍게 증착 평탄화한 후, 콘택 마스크를 사용하여 콘택홀(18)을 형성하는 단계로 이루어져, 콘택홀의 단차비에 직접적인 영향을 미치는 소자분리 산화막 및 게이트 전극을 실리콘 기판의 표면 높이가 되도록 형성하여 콘택홀의 단차비를 감소시키는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
2. 반도체 소자의 콘택홀 형성방법에 있어서, 실리콘 기판(11)상에 제1질화막(19a)을 증착한 후, 마스크 공정 및 식각공정으로 소자분리 산화막이 형성될 부분과 게이트전극이 형성될 부분의 제1질화막(19a)을 식각하는 단계와, 상기 단계로부터 열적으로 산화공정을 실시하여 소자분리영역에 제1소자분리 산화막(12a)을, 게이트 전극이 형성될 부분에 산화막(20)을 동시에 형성하는 단계와, 상기 단계로부터 형성된 제1소자분리 산화막(12a) 및 산화막(20)을 제거한 후, 전체구조상부에 제2질화막(19b)을 증착한 다음, 마스크 공정 및 식각공정으로 상기 제1소자분리 산화막(12a)이 제거된 부분에 증착된 제2질화막(19b)을 식각하는 단계와, 상기 단계로부터 다시 열적으로 산화공정을 실시하여 상기 제1소자분리 산화막(12a)이 제거된 부분에 실리콘 기판(11)의 표면 높이가 되도록 제2소자분리 산화막(12b)을 형성한 후, 마스크 공정 및 식각공정으로 상기 제2소자분리 산화막(12b) 상부에 소정의 금속배선이 형성될 부분을 일정 깊이로 식각하여 식각홈(21)을 형성한 다음, 상기 식각되고 남은 제2질화막(19b)을 제거하고, 전체적으로 실리콘 기판(11)상에 게이트 산화막(13)을 형성하는 단계와, 상기 단계로부터 전체구조상부에 폴리실리콘을 증착한 다음, 게이트 전극 마스크 및 금속배선 마스크를 사용하여 상기 산화막(20)이 제거되어 실리콘 기판(11) 표면이 함몰된 부분에 게이트 전극(14)을, 상기 제2소자분리 산화막(12b)상의 식각홈(21)에 금속배선(14a)을 형성한 후, 불순물 주입공정으로 소오스/드레인 전극(16)을 형성하는 단계와, 상기 단계로부터 전체구조상부에 층간 절연막(17)을 두껍게 증착 평탄화한 후, 콘택 마스크를 사용하여 콘택홀(18)을 형성하는 단계로 이루어져, 콘택홀의 단차비에 직접적인 영향을 미치는 소자분리 산화막, 게이트 전극 및 소자분리 산화막상에 형성된 금속배선을 실리콘 기판의 표면 높이가 되도록 형성하여 콘택홀의 단차비가 감소시키는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
3. 반도체 소자의 콘택홀 형성방법에 있어서, 공지의 방법에 의해 소자분리 산화막(12)이 형성된 상태에서, 마스크 공정 및 식각공정으로 상기 소자분리 산화막(12) 상부에 소정의 금속배선이 형성될 부분을 일정깊이로 식각하여 식각홈(21)을 형성한 다음, 전체적으로 실리콘 기판(11)상에 게이트 산화막(13)을 형성하는 단계와, 상기 단계로부터 전체구조상부에 폴리실리콘을 증착한 다음, 게이트 전극 마스크 및 금속배선 마스크를 사용하여 실리콘 기판(11)상에 게이트 전극(14)을, 상기 소자분리 산화막(12)상의 식각홈(21)에 금속배선(14a)을 형성한 후, 불순물 주입공정으로 소오스/드레인 전극(16)을 형성하는 단계와, 상기 단계로부터 전체구조상부에 층간 절연막(17)을 두껍게 증착 평탄화한 후, 콘택 마스크를 사용하여 콘택홀(18)을 형성하는 단계로 이루어져, 콘택홀의 단차비에 영향을 미치는 소자분리 산화막상에 형성된 금속 배선을 소자분리 산화막 표면 높이가 되도록 형성하여 콘택홀의 단차비를 감소시키는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.