KR20030055804A - 비트라인 형성 방법 - Google Patents
비트라인 형성 방법 Download PDFInfo
- Publication number
- KR20030055804A KR20030055804A KR1020010085886A KR20010085886A KR20030055804A KR 20030055804 A KR20030055804 A KR 20030055804A KR 1020010085886 A KR1020010085886 A KR 1020010085886A KR 20010085886 A KR20010085886 A KR 20010085886A KR 20030055804 A KR20030055804 A KR 20030055804A
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- forming
- gate
- silicon nitride
- buffer oxide
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 게이트(gate)와 비트라인(bit line) 간에 발생되는 브릿지(bridge) 현상을 방지할 수 있는 비트라인 형성 방법에 관해 개시한다.
개시된 본 발명의 비트라인 형성 방법은 반도체기판 상에 게이트 및 게이트 측면에 버퍼산화막을 차례로 형성하는 단계와, 버퍼산화막을 포함한 게이트의 양측 하부 기판에 소오스/드레인을 형성하는 단계와, 상기 구조의 기판 상에 소오스를 노출시키는 제 1개구부를 가진 제 1절연막을 형성하는 단계와, 제 1개구부를 덮는 도전 플러그를 형성하는 단계와, 제 1절연막 및 버퍼 산화막의 일부를 식각하는 단계와, 결과물을 덮되, 버퍼 산화막의 식각된 일부분을 덮는 실리콘 질화막을 형성하는 단계와, 실리콘 질화막 상에 도전 플러그를 노출시키는 제 2개구부를 가진 상기 제 2절연막을 형성하는 단계와, 제 2개구부를 덮는 비트라인을 형성하는 단계를 포함한다.
Description
본 발명은 반도체장치의 제조 방법에 관한 것으로, 보다 상세하게는 게이트(gate)와 비트라인(bit line) 간에 발생되는 브릿지(bridge) 현상을 방지할수 있는 비트라인 형성 방법에 관한 것이다.
셀 트랜지스터(cell transistor)의 소오스(source)와 비트라인을 연결하기 위하여 비트라인 콘택 형성 공정을 실시하고 있다. 그러나 이러한 비트라인 콘택 형성을 위한 식각 공정 진행 시, 게이트의 버퍼 산화막(buffer oxide)이 손상됨으로써 게이트와 비트라인 간에 절연되는 브릿지 현상이 발생되는 경우가 발생된다.
도 1a 내지 도 1c는 종래 기술에 따른 비트라인 형성 방법을 도시한 공정단면도이다.
종래 기술에 따른 비트라인 형성 방법은, 도 1a에 도시된 바와 같이, 먼저 반도체기판(100)의 소자 분리영역(미도시)에 소자분리막(202)을 형성한다.
이어, 상기 소자분리막(102)을 포함한 기판(100) 상에 게이트(104) 및 소오스/드레인 등의 불순물영역(103)을 각각 형성하여 셀 트랜지스터(cell transistor)를 제조한다.
이때, 상기 게이트(104)는 측면에는 버퍼산화막(buffer oxide layer)(108) 및 절연 스페이서(spacer)(210)가 차례로 형성되며, 상면에는 캡산화막인 실리콘 질화막(silicide)(106)이 형성되어져 있다.
그 다음, 상기 게이트(104)를 포함한 기판 상에 제 1절연막(122)을 형성한 다음, 포토리소그라피(photolithography) 공정에 의해 상기 제 1절연막(122)을 식각하여 불순물영역(103)을 노출시키는 콘택홀(미도시)을 형성하고, 상기 콘택홀을 채우는 도전 플러그(conductive plug)(120)를 형성한다.
이 후, 도 1b에 도시된 바와 같이, 상기 도전플러그(120)를 포함한 제 1절연막 상에 화학기상증착(Chemical Vapor Deposition) 공정에 의해 제 2절연막(132)을 증착한 후, 도 1c에 도시된 바와 같이, 상기 제 2절연막을 선택 식각하여 상기 불순물영역(103) 중 소오스에 해당되는 부분을 노출시키는 비트라인(bit line)용 콘택홀(134)을 형성한다.
이어서, 상기 비트라인용 콘택홀(134)을 포함한 제 2절연막 상에 비트라인용 금속막(136)을 증착한다.
그 다음, 도면에는 도시되어 있지 않지만, 상기 비트라인용 금속막을 선택 식각하여 비트라인을 형성한다.
그러나, 종래 기술에서는 셀 트랜지스터의 소오스와 비트라인을 연결하기 위한 비트라인용 콘택홀을 형성 시 게이트의 버퍼산화막도 함께 식각됨으로써, 게이트와 비트라인이 절연되지 못하고 브릿지되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 게이트와 비트라인 간에 발생되는 브릿지 현상을 방지할 수 있는 비트라인 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 비트라인 형성 방법을 도시한 공정단면도.
도 2a 내지 도 2d는 본 발명에 따른 비트라인 형성 방법을 도시한 공정단면도.
도면의 주요부분에 대한 부호의 설명
200. 반도체기판 202. 소자분리막
203. 불순물영역 204. 게이트 절연막
206. 게이트 208. 버퍼 산화막
210. 절연 스페이서 220. 도전 플러그
222, 232. 절연막 230. 실리콘 질화막
234. 콘택홀 236. 비트라인용 금속막
상기 목적을 달성하기 위한 본 발명의 비트라인 형성 방법은 반도체기판 상에 게이트 및 게이트 측면에 버퍼산화막을 차례로 형성하는 단계와, 버퍼산화막을 포함한 게이트의 양측 하부 기판에 소오스/드레인을 형성하는 단계와, 상기 구조의 기판 상에 소오스를 노출시키는 제 1개구부를 가진 제 1절연막을 형성하는 단계와,제 1개구부를 덮는 도전 플러그를 형성하는 단계와, 제 1절연막 및 버퍼 산화막의 일부를 식각하는 단계와, 결과물을 덮되, 버퍼 산화막의 식각된 일부분을 덮는 실리콘 질화막을 형성하는 단계와, 실리콘 질화막 상에 도전 플러그를 노출시키는 제 2개구부를 가진 상기 제 2절연막을 형성하는 단계와, 제 2개구부를 덮는 비트라인을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 실리콘 질화막은 바람직하게는 10∼1000Å 두께로 형성한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 비트라인 형성 방법을 도시한 공정단면도이다.
본 발명의 비트라인 형성 방법은, 도 2a에 도시된 바와 같이, 먼저, 반도체웰(well)(미도시)이 형성된 반도체기판(200)의 소자 분리영역(미도시)에 샬로우 트렌치(shallow trench) 기법을 이용하여 소자분리막(202)을 형성한다.
이어서, 상기 소자분리막(202)을 포함한 기판(200) 상에 게이트(204) 및 소오스/드레인 등의 불순물영역(203)을 차례로 형성한다.
이때, 상기 게이트(204)는 측면에 버퍼 산화막(208) 및 절연 스페이서(210)가 차례로 배열되며, 상면에는 캡산화막인 실리콘 질화막(206)이 배열된 구조를 가진다.
그 다음, 상기 구조를 가진 게이트(206)를 포함한 기판 상에 제 1절연막(222)을 증착한 다음, 포토리소그라피 공정에 의해 상기 제 1절연막(222)을식각하여 불순물영역(203)을 노출시키는 제 1콘택홀(미도시)을 형성하고, 상기 제 1콘택홀을 채우는 도전 플러그(220)를 형성한다. 이때, 게이트(206) 상단부에는 버퍼 산화막(208)가 일부 노출된 상태로 있다.
이 후, 도 2b에 도시된 바와 같이, 상기 제 1절연막(222)을 습식 식각하여 일부 제거시킨다. 이때, 습식 식각 공정 시, 상기 제 1절연막(222) 뿐만 아니라 버퍼 산화막(208)도 일부 제거된다.
이어서, 도 2c에 도시된 바와 같이, 상기 결과물 전면에 10∼1000Å 두께의 실리콘 질화막(230)을 증착한다. 이때, 상기 실리콘 질화막(230)은 상기 버퍼산화막(208)이 제거된 부분을 덮고 있다.
그 다음, 상기 실리콘 질화막(230) 상에 제 2절연막(232)을 증착한 후, 도 2d에 도시된 바와 같이, 상기 제 2절연막을 선택 식각하여 상기 불순물영역(2 중 소오스에 해당되는 부분을 노출시키는 제 2콘택홀(234)을 형성한다.
이 후, 상기 제 2콘택홀(234)을 포함한 제 2절연막 상에 비트라인 형성용 금속막을 증착한 후, 상기 금속막을 선택 식각하여 비트라인(미도시)을 형성한다.
이상에서와 같이, 본 발명의 방법에서는 게이트와 비트라인이 서로 절연되도록 실리콘 질화막이 게이트의 버퍼산화막을 덮고 있음으로써, 셀 트랜지스터의 소오스와 비트라인을 연결하기 위한 비트라인용 콘택홀을 형성할 경우에 게이트의 버퍼 산화막 손상에 따른 게이트와 비트라인의 브릿지 현상을 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (2)
- 반도체기판 상에 게이트 및 상기 게이트 측면에 버퍼산화막을 차례로 형성하는 단계와,상기 버퍼산화막을 포함한 게이트의 양측 하부 기판에 소오스/드레인을 형성하는 단계와,상기 구조의 기판 상에 상기 소오스를 노출시키는 제 1개구부를 가진 제 1절연막을 형성하는 단계와,상기 제 1개구부를 덮는 도전 플러그를 형성하는 단계와,상기 제 1절연막 및 상기 버퍼 산화막의 일부를 식각하는 단계와,상기 결과물을 덮되, 상기 버퍼 산화막의 식각된 일부분을 덮는 실리콘 질화막을 형성하는 단계와,상기 실리콘 질화막 상에 상기 도전 플러그를 노출시키는 제 2개구부를 가진 상기 제 2절연막을 형성하는 단계와,상기 제 2개구부를 덮는 비트라인을 형성하는 단계를 포함한 것을 특징으로 하는 비트라인 형성방법.`
- 제 1항에 있어서, 상기 실리콘 질화막은 10∼1000Å 두께로 형성하는 것을 특징으로 하는 비트라인 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010085886A KR20030055804A (ko) | 2001-12-27 | 2001-12-27 | 비트라인 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010085886A KR20030055804A (ko) | 2001-12-27 | 2001-12-27 | 비트라인 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030055804A true KR20030055804A (ko) | 2003-07-04 |
Family
ID=32214051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010085886A KR20030055804A (ko) | 2001-12-27 | 2001-12-27 | 비트라인 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030055804A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100796642B1 (ko) * | 2006-01-27 | 2008-01-22 | 삼성전자주식회사 | 고집적 반도체 장치 및 그 제조 방법 |
| KR101014256B1 (ko) * | 2008-12-03 | 2011-02-16 | 한국철도기술연구원 | 승강장 스크린도어의 안전 장치 |
-
2001
- 2001-12-27 KR KR1020010085886A patent/KR20030055804A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100796642B1 (ko) * | 2006-01-27 | 2008-01-22 | 삼성전자주식회사 | 고집적 반도체 장치 및 그 제조 방법 |
| US7586135B2 (en) | 2006-01-27 | 2009-09-08 | Samsung Electronics Co., Ltd. | Multilevel integrated circuit devices and methods of forming the same |
| KR101014256B1 (ko) * | 2008-12-03 | 2011-02-16 | 한국철도기술연구원 | 승강장 스크린도어의 안전 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5091768A (en) | Semiconductor device having a funnel shaped inter-level connection | |
| JP2000353803A5 (ko) | ||
| US20050164446A1 (en) | Method for manufacturing single-sided buried strap in semiconductor devices | |
| US20040155277A1 (en) | Method for manufacturing a semiconductor device including a PIP capacitor and a MOS transistor | |
| TWI223393B (en) | Method of filling bit line contact via | |
| US6248636B1 (en) | Method for forming contact holes of semiconductor memory device | |
| KR20030055804A (ko) | 비트라인 형성 방법 | |
| KR100265357B1 (ko) | 반도체장치의콘택홀형성방법 | |
| KR20020017796A (ko) | 반도체 소자 제조방법 | |
| KR100811258B1 (ko) | 텅스텐실리사이드 게이트구조를 갖는 반도체소자의제조방법 | |
| KR100271660B1 (ko) | 반도체소자의 층간절연막 형성방법 | |
| KR960016230B1 (ko) | 단차비가 감소된 반도체 소자의 콘택홀 형성방법 | |
| KR100320437B1 (ko) | 반도체 소자의 제조방법 | |
| KR100219509B1 (ko) | 반도체장치의 금속층 형성방법 | |
| US7608536B2 (en) | Method of manufacturing contact opening | |
| KR100290912B1 (ko) | 반도체소자의 격리막 형성방법 | |
| KR100444314B1 (ko) | 반도체소자제조방법 | |
| KR100379518B1 (ko) | 반도체 소자의 제조방법 | |
| KR100256302B1 (ko) | 반도체 기억소자의 제조 방법 | |
| JPH10163322A (ja) | 半導体装置及びその製造方法 | |
| KR20000059313A (ko) | 게이트 전극 스페이서 형성 방법 | |
| KR20010073705A (ko) | 선택적 에피텍셜 성장을 이용한 반도체 장치의 콘택 형성방법 | |
| KR20020056360A (ko) | 커패시터의 저장 전극 형성 방법 | |
| KR20040002228A (ko) | 반도체소자의 형성방법 | |
| KR20040059938A (ko) | 아날로그 커패시터를 구비한 반도체소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |