JPS6150385B2 - - Google Patents
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- JPS6150385B2 JPS6150385B2 JP55056774A JP5677480A JPS6150385B2 JP S6150385 B2 JPS6150385 B2 JP S6150385B2 JP 55056774 A JP55056774 A JP 55056774A JP 5677480 A JP5677480 A JP 5677480A JP S6150385 B2 JPS6150385 B2 JP S6150385B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、とくに多層配線
構造における断線および短絡が非常に少ない耐水
性に優れた層間絶縁膜を有する半導体装置に関す
る。
構造における断線および短絡が非常に少ない耐水
性に優れた層間絶縁膜を有する半導体装置に関す
る。
まず第１図に従来の多層配線を有する半導体装
置の代表例としてＮチヤンネルSiゲートMOS半
導体装置の製造方法および構造を述べ、その問題
点を指摘する。Ｐ型単結晶シリコン基体１に選択
的に約１μｍのフイールド酸化膜２ａ，２ｂを形
成し、さらに約100Åのゲート酸化膜３を形成す
る。次にゲート酸化膜３，フイールド酸化膜２
ａ，２ｂの表面上に公知の気相成長技術とフオト
エツチング技術により約0.5μｍの厚さの多結晶
シリコンよりなるゲート電極４、多結晶シリコン
配線層５を形成する。次いでゲート電極４に覆わ
れていない表面をエツチング除去した領域に公知
の拡散技術、または、イオン注入技術によりＮ型
導電性をもつソース、ドレイン領域６，７を形成
し、さらに層間絶縁耐圧を高めるために、ソー
ス，ドレイン領域６，７ゲート電極４、多結晶シ
リコン配線層５の表面を例えば熱酸化により酸化
膜８ａ，８ｂ，８ｃ，８ｄを形成する（第１図
Ａ）。次に、公知の気相成長法により約１μｍの
リンガラス層９を成長させ表面をなだらかにする
ために、例えばN2雰囲気中で熱処理する。リン
ガラス層９は、リンの拡散によつても形成できる
（第１図Ｂ）。この平担なリンガラス層によるゲー
ト電極４、配線層５の上を交差して配線される
Al（アルミニウム）配線層の断線を防ぐことが
できる。次に、公知のフオトエツチング技術によ
り、リンガラス層９と、酸化膜８ａ，８ｂ，８ｄ
を選択的に除去し、第１のコンタクトホール１
０，１１，１２を開孔する（第１図Ｃ）。次に第
１のコンタクトホール１０，１１，１２における
リンガラス層９の段差を緩和するために再度、熱
処理する。そして公知の気相成長法により約0.5
μｍの酸化シリコン膜１３を成長させる（第１図
Ｄ）。次に再度、公知のフオトエツチング技術に
より、第１コンタクト・ホール１０，１１，１２
と同一の場所に、第２のコンタクトホール１４，
１５，１６を開孔する（第１図Ｅ）。次に約１μ
ｍのAlを蒸着し、選択的にAl配線層１７，１
８，１９を形成し、ＮチヤンネルSiゲートMOS
半導体装置を完成する（第１図Ｆ）。
置の代表例としてＮチヤンネルSiゲートMOS半
導体装置の製造方法および構造を述べ、その問題
点を指摘する。Ｐ型単結晶シリコン基体１に選択
的に約１μｍのフイールド酸化膜２ａ，２ｂを形
成し、さらに約100Åのゲート酸化膜３を形成す
る。次にゲート酸化膜３，フイールド酸化膜２
ａ，２ｂの表面上に公知の気相成長技術とフオト
エツチング技術により約0.5μｍの厚さの多結晶
シリコンよりなるゲート電極４、多結晶シリコン
配線層５を形成する。次いでゲート電極４に覆わ
れていない表面をエツチング除去した領域に公知
の拡散技術、または、イオン注入技術によりＮ型
導電性をもつソース、ドレイン領域６，７を形成
し、さらに層間絶縁耐圧を高めるために、ソー
ス，ドレイン領域６，７ゲート電極４、多結晶シ
リコン配線層５の表面を例えば熱酸化により酸化
膜８ａ，８ｂ，８ｃ，８ｄを形成する（第１図
Ａ）。次に、公知の気相成長法により約１μｍの
リンガラス層９を成長させ表面をなだらかにする
ために、例えばN2雰囲気中で熱処理する。リン
ガラス層９は、リンの拡散によつても形成できる
（第１図Ｂ）。この平担なリンガラス層によるゲー
ト電極４、配線層５の上を交差して配線される
Al（アルミニウム）配線層の断線を防ぐことが
できる。次に、公知のフオトエツチング技術によ
り、リンガラス層９と、酸化膜８ａ，８ｂ，８ｄ
を選択的に除去し、第１のコンタクトホール１
０，１１，１２を開孔する（第１図Ｃ）。次に第
１のコンタクトホール１０，１１，１２における
リンガラス層９の段差を緩和するために再度、熱
処理する。そして公知の気相成長法により約0.5
μｍの酸化シリコン膜１３を成長させる（第１図
Ｄ）。次に再度、公知のフオトエツチング技術に
より、第１コンタクト・ホール１０，１１，１２
と同一の場所に、第２のコンタクトホール１４，
１５，１６を開孔する（第１図Ｅ）。次に約１μ
ｍのAlを蒸着し、選択的にAl配線層１７，１
８，１９を形成し、ＮチヤンネルSiゲートMOS
半導体装置を完成する（第１図Ｆ）。
以上、第１図では第１コンタクトホール１０，
１１，１２と第２コンタクトホール１４，１５，
１６とは図形的に一致するように図示し、説明し
たが現実には、第２図で図示するようにフオトエ
ツチング技術でのマスクずれがあり（Ａは第１コ
ンタクトホールのマスク、Ｂは第２コンタクトホ
ールのマスク）第２コンタクトホールの開孔の
時、すなわち気相成長酸化膜１３をエツチングす
る時、例えばフツ素系のエツチング液で気相成長
酸化膜１３の下のリンガラス層９が大きくオーバ
ーエツチングされ、リンガラスがえぐられる。そ
こをAl配線層１９が通れば断線する確率が高く
なる。
１１，１２と第２コンタクトホール１４，１５，
１６とは図形的に一致するように図示し、説明し
たが現実には、第２図で図示するようにフオトエ
ツチング技術でのマスクずれがあり（Ａは第１コ
ンタクトホールのマスク、Ｂは第２コンタクトホ
ールのマスク）第２コンタクトホールの開孔の
時、すなわち気相成長酸化膜１３をエツチングす
る時、例えばフツ素系のエツチング液で気相成長
酸化膜１３の下のリンガラス層９が大きくオーバ
ーエツチングされ、リンガラスがえぐられる。そ
こをAl配線層１９が通れば断線する確率が高く
なる。
なお、熱酸化膜８、リンガラス層９、気相成長
酸化膜１３の３層の層間絶縁膜を一度にエツチン
グすることもできるが、この場合、コンタクトホ
ールの急峻な断差をなくすことは困難である。
酸化膜１３の３層の層間絶縁膜を一度にエツチン
グすることもできるが、この場合、コンタクトホ
ールの急峻な断差をなくすことは困難である。
このように、従来のリンガラス層の上に気相成
長酸化膜が存在する層間絶縁膜を有する半導体装
置は現在のフオトエツチング技術の能力から考え
れば、歩留りの低下は避けられなかつた。また、
気相成長酸化膜１３によりリンガラス層９とAl
配線層１９とが直接接することがなく、気相成長
酸化膜１３に欠陥が少なければ耐水性にある程度
の効果があるが現実には気相成長酸化膜１３は、
欠陥が多くその結果絶縁耐圧が低く耐水性が不十
分で、信頼性に多くの問題を持つていた。
長酸化膜が存在する層間絶縁膜を有する半導体装
置は現在のフオトエツチング技術の能力から考え
れば、歩留りの低下は避けられなかつた。また、
気相成長酸化膜１３によりリンガラス層９とAl
配線層１９とが直接接することがなく、気相成長
酸化膜１３に欠陥が少なければ耐水性にある程度
の効果があるが現実には気相成長酸化膜１３は、
欠陥が多くその結果絶縁耐圧が低く耐水性が不十
分で、信頼性に多くの問題を持つていた。
そこで本発明は、Al等の配線層のコンタクト
ホール部での断線の少ない、かつ、絶縁耐圧に優
れ、さらに耐水性に優れた層間絶縁膜を有する半
導体装置を提供することを目的とする。
ホール部での断線の少ない、かつ、絶縁耐圧に優
れ、さらに耐水性に優れた層間絶縁膜を有する半
導体装置を提供することを目的とする。
本発明は、多結晶シリコンを含む第１の配線層
の上にリンガラス層よりなる第１絶縁膜を有し、
前記第１絶縁膜の上に窒化シリコン膜よりなる第
２絶縁膜を有し、前記第２絶縁膜の上に１から７
モル％程度のリンを含んだ酸化シリコン膜よりな
る第３絶縁膜を有し、前記第３絶縁膜の上に、第
２の配線層を有することを特徴とした半導体装置
である。
の上にリンガラス層よりなる第１絶縁膜を有し、
前記第１絶縁膜の上に窒化シリコン膜よりなる第
２絶縁膜を有し、前記第２絶縁膜の上に１から７
モル％程度のリンを含んだ酸化シリコン膜よりな
る第３絶縁膜を有し、前記第３絶縁膜の上に、第
２の配線層を有することを特徴とした半導体装置
である。
以下、本発明の実施例の半導体装置を第３図で
説明する。本発明の半導体装置の製造工程は、第
３図Ａ乃至第３図Ｃまでは従来技術を示す第１図
Ａ乃至第１図Ｃと同一であるので説明は省略す
る。また、番号も第１図と同一である。本発明に
おいては第１コンタクトホールを開孔後、例えば
N2雰囲気中で熱処理した後、公知の気相成長法
により、約0.1μｍの窒化シリコン膜120を形成さ
せた後、その上に、約0.5μｍ例えば４モル％濃
度のリンを含んだ酸化シリコン膜１１３を形成す
る（第３図Ｄ）。次に従来と同様に、公知のフオ
トエツチング技術により第２コンタクトホール１
４，１５，１６を開孔する。この時、少量のリン
を含んだシリコン酸化膜１３の下の窒化シリコン
膜１２０がエツチングのストツパーとなり、たと
え第１コンタクトホール１０，１１，１２と第２
コンタクトホール１４，１５，１６のマスクずれ
があつても、リンガラス層９がエツチングされな
い（第３図Ｅ）。次に、窒化シリコン膜１２０を
除去し、その後、約１μｍのAlを蒸着し、選択
的にAl配線層１７，１８，１９を形成し、Ｎチ
ヤンネルSiゲートMOS半導体装置を完成する
（第３図Ｆ）。このような本発明によれば第４図に
示す通り、第１コンタクトホールのマスクＡと、
第２コンタクトホールのマスクＢとのマスクずれ
があつても、リンガラス層９がえぐられてエツチ
ングされることがないのでAl配線層１９の断線
はない。また、リンガラス層９の上には、窒化シ
リコン膜１２０とち密な性質をもつ、少量のリン
を含んだシリコン酸化膜１１３の２層の膜が存在
し、耐水性に十分な効果をもたらす。少量のリン
を含んだシリコン酸化膜は１から７％のモル濃度
の濃度が最適である。さらに、層間絶縁膜の耐圧
については窒化シリコン膜１２０が耐圧を従来よ
りも高めている。
説明する。本発明の半導体装置の製造工程は、第
３図Ａ乃至第３図Ｃまでは従来技術を示す第１図
Ａ乃至第１図Ｃと同一であるので説明は省略す
る。また、番号も第１図と同一である。本発明に
おいては第１コンタクトホールを開孔後、例えば
N2雰囲気中で熱処理した後、公知の気相成長法
により、約0.1μｍの窒化シリコン膜120を形成さ
せた後、その上に、約0.5μｍ例えば４モル％濃
度のリンを含んだ酸化シリコン膜１１３を形成す
る（第３図Ｄ）。次に従来と同様に、公知のフオ
トエツチング技術により第２コンタクトホール１
４，１５，１６を開孔する。この時、少量のリン
を含んだシリコン酸化膜１３の下の窒化シリコン
膜１２０がエツチングのストツパーとなり、たと
え第１コンタクトホール１０，１１，１２と第２
コンタクトホール１４，１５，１６のマスクずれ
があつても、リンガラス層９がエツチングされな
い（第３図Ｅ）。次に、窒化シリコン膜１２０を
除去し、その後、約１μｍのAlを蒸着し、選択
的にAl配線層１７，１８，１９を形成し、Ｎチ
ヤンネルSiゲートMOS半導体装置を完成する
（第３図Ｆ）。このような本発明によれば第４図に
示す通り、第１コンタクトホールのマスクＡと、
第２コンタクトホールのマスクＢとのマスクずれ
があつても、リンガラス層９がえぐられてエツチ
ングされることがないのでAl配線層１９の断線
はない。また、リンガラス層９の上には、窒化シ
リコン膜１２０とち密な性質をもつ、少量のリン
を含んだシリコン酸化膜１１３の２層の膜が存在
し、耐水性に十分な効果をもたらす。少量のリン
を含んだシリコン酸化膜は１から７％のモル濃度
の濃度が最適である。さらに、層間絶縁膜の耐圧
については窒化シリコン膜１２０が耐圧を従来よ
りも高めている。
なお、少量のリンを含んだ酸化シリコン膜１１
３の上の配線層としては多結晶シリコンとAlの
ような半導体と金属の２層構造であつてもかまわ
ない。
３の上の配線層としては多結晶シリコンとAlの
ような半導体と金属の２層構造であつてもかまわ
ない。
以上説明した如く、本発明の構造に従えば従来
の半導体装置に比らべ信頼性および歩留りを大き
く向上させることができる。
の半導体装置に比らべ信頼性および歩留りを大き
く向上させることができる。
なお本発明は、実施例のようにＮチヤンネルSi
ゲートMOS半導体装置に限定されることなく、
その他の多層配線を有する半導体装置に適用でき
ることは言うまでもない。
ゲートMOS半導体装置に限定されることなく、
その他の多層配線を有する半導体装置に適用でき
ることは言うまでもない。
第１図Ａ乃至第１図Ｆは従来の多層配線構造の
半導体装置の製造方法を工程順に示した断面図で
ある。第２図は従来の半導体装置のコンタクトホ
ール部での拡大構造断面図である。第３図Ａ乃至
第３図Ｆは本発明の実施例の半導体装置の製造を
工程順に示した断面図である。第４図は本発明の
半導体装置のコンタクトホール部での拡大構造断
面図である。 尚、図において、１はシリコン基板、２ａ，２
ｂはフイールド酸化膜、３はゲート酸化膜、４は
ゲート電極、５は配線層、６，７はソース、ドレ
イン領域、８ａ，８ｂ，８ｃ，８ｄは熱酸化膜、
９はリンガラス層、１０，１１，１２は第１のコ
ンタクトホール、１３は酸化シリコン膜、１４，
１５，１６は第２のコンタクトホール、１７，１
８，１９はＡ配線層、１２０は窒化シリコン膜、
１１３は１から７モル％濃度のリンを含んだ酸化
シリコン膜である。
半導体装置の製造方法を工程順に示した断面図で
ある。第２図は従来の半導体装置のコンタクトホ
ール部での拡大構造断面図である。第３図Ａ乃至
第３図Ｆは本発明の実施例の半導体装置の製造を
工程順に示した断面図である。第４図は本発明の
半導体装置のコンタクトホール部での拡大構造断
面図である。 尚、図において、１はシリコン基板、２ａ，２
ｂはフイールド酸化膜、３はゲート酸化膜、４は
ゲート電極、５は配線層、６，７はソース、ドレ
イン領域、８ａ，８ｂ，８ｃ，８ｄは熱酸化膜、
９はリンガラス層、１０，１１，１２は第１のコ
ンタクトホール、１３は酸化シリコン膜、１４，
１５，１６は第２のコンタクトホール、１７，１
８，１９はＡ配線層、１２０は窒化シリコン膜、
１１３は１から７モル％濃度のリンを含んだ酸化
シリコン膜である。
Claims (1)
- １ 半導体基板上の多結晶シリコンを含む第１の
配線層の上にリンガラス層よりなる第１絶縁膜を
有し、前記第１絶縁膜の上に窒化シリコン膜より
なる第２絶縁膜を有し、前記第２絶縁膜の上に１
から７モル％濃度のリンを含んだ酸化シリコン膜
よりなる第３絶縁膜を有し、前記第３絶縁膜の上
に第２の配線層を有し、該第２の配線層が該第１
乃至第３の絶縁膜に設けられたコンタクトホール
を通して前記半導体基板に接続されていることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5677480A JPS56153751A (en) | 1980-04-28 | 1980-04-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5677480A JPS56153751A (en) | 1980-04-28 | 1980-04-28 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56153751A JPS56153751A (en) | 1981-11-27 |
| JPS6150385B2 true JPS6150385B2 (ja) | 1986-11-04 |
Family
ID=13036801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5677480A Granted JPS56153751A (en) | 1980-04-28 | 1980-04-28 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56153751A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2694252B2 (ja) * | 1987-06-18 | 1997-12-24 | セイコーインスツルメンツ株式会社 | 半導体装置 |
| US5780364A (en) * | 1994-12-12 | 1998-07-14 | Micron Technology, Inc. | Method to cure mobile ion contamination in semiconductor processing |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268388A (en) * | 1975-12-05 | 1977-06-07 | Nec Corp | Semiconductor integrated circuit |
| JPS52113161A (en) * | 1976-03-19 | 1977-09-22 | Hitachi Ltd | Semiconductor device |
-
1980
- 1980-04-28 JP JP5677480A patent/JPS56153751A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268388A (en) * | 1975-12-05 | 1977-06-07 | Nec Corp | Semiconductor integrated circuit |
| JPS52113161A (en) * | 1976-03-19 | 1977-09-22 | Hitachi Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56153751A (en) | 1981-11-27 |
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