JPH1070139A - Ｓｏｉ型半導体装置およびその製造方法 - Google Patents
Ｓｏｉ型半導体装置およびその製造方法Info
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- JPH1070139A JPH1070139A JP22628496A JP22628496A JPH1070139A JP H1070139 A JPH1070139 A JP H1070139A JP 22628496 A JP22628496 A JP 22628496A JP 22628496 A JP22628496 A JP 22628496A JP H1070139 A JPH1070139 A JP H1070139A
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Abstract
(57)【要約】
【課題】 ＦＥＴの動作時に発生する熱の放熱性を良く
したＳＯＩ型半導体装置およびその製造方法を提供す
る。 【解決手段】 第１の半導体基板１１表面に凸部１１ａ
を形成し、この凸部１１ａのＭＥＳＦＥＴ部１０にソー
ス・ドレイン層２５、第１のゲート電極４３を形成し、
ＣＶＤ酸化膜２７ａとポリシリコン膜２７ｂより成る貼
り合わせ膜２７を形成し、このポリシリコン膜２７ｂ表
面を平坦化した後、第２の半導体基板１４を貼り合わ
せ、その後第１の半導体基板１１の凸部１１ａのみを残
して第１の半導体基板１１を研磨して除去し、ゲート電
極接続部の開口を形成し、第２のゲート電極４４を形成
する。 【効果】 高速で、安定動作をするＳＯＩ型半導体装置
の作製が可能となる。
したＳＯＩ型半導体装置およびその製造方法を提供す
る。 【解決手段】 第１の半導体基板１１表面に凸部１１ａ
を形成し、この凸部１１ａのＭＥＳＦＥＴ部１０にソー
ス・ドレイン層２５、第１のゲート電極４３を形成し、
ＣＶＤ酸化膜２７ａとポリシリコン膜２７ｂより成る貼
り合わせ膜２７を形成し、このポリシリコン膜２７ｂ表
面を平坦化した後、第２の半導体基板１４を貼り合わ
せ、その後第１の半導体基板１１の凸部１１ａのみを残
して第１の半導体基板１１を研磨して除去し、ゲート電
極接続部の開口を形成し、第２のゲート電極４４を形成
する。 【効果】 高速で、安定動作をするＳＯＩ型半導体装置
の作製が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はＳＯＩ型半導体装置
およびその製造方法に関し、さらに詳しくは、ＭＥＳＦ
ＥＴ構成を採るＦＥＴを含むＳＯＩ型半導体装置および
その製造方法に関する。
およびその製造方法に関し、さらに詳しくは、ＭＥＳＦ
ＥＴ構成を採るＦＥＴを含むＳＯＩ型半導体装置および
その製造方法に関する。
【０００２】
【従来の技術】従来より、絶縁膜上に単結晶シリコン膜
を島状に形成するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）技術が知られており、ＳＯＩ技術によ
るＳＯＩ基板作製方法の主なものとしては、ラテラルシ
ーディングエピタキシー法、ＳＩＭＯＸ（Ｓｅｐａｒａ
ｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）
法、貼り合わせ法等がある。このＳＯＩ基板を用いて、
島状の単結晶シリコン膜部にＦＥＴ（Ｆｉｅｌｄ Ｅｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の構成素子を形成
し、半導体集積回路を形成したのがＳＯＩ型半導体装置
である。ＳＯＩ型半導体装置は、通常の半導体装置に比
較すると、ラッチアップの現象がない、耐放射線特性が
良い、接合容量が小さいため半導体装置の高速化が可能
等の利点を有している。
を島状に形成するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）技術が知られており、ＳＯＩ技術によ
るＳＯＩ基板作製方法の主なものとしては、ラテラルシ
ーディングエピタキシー法、ＳＩＭＯＸ（Ｓｅｐａｒａ
ｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）
法、貼り合わせ法等がある。このＳＯＩ基板を用いて、
島状の単結晶シリコン膜部にＦＥＴ（Ｆｉｅｌｄ Ｅｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の構成素子を形成
し、半導体集積回路を形成したのがＳＯＩ型半導体装置
である。ＳＯＩ型半導体装置は、通常の半導体装置に比
較すると、ラッチアップの現象がない、耐放射線特性が
良い、接合容量が小さいため半導体装置の高速化が可能
等の利点を有している。
【０００３】このＳＯＩ型半導体装置の従来例として、
貼り合わせ法によるＳＯＩ基板を用いたＳＯＩ型半導体
装置およびその製造方法を、図９を参照して説明する。
まず、図９（ａ）に示すように、Ｐ型の第１の半導体基
板１１表面をフォトリソグラフィ技術を用いて加工し、
第１の半導体基板１１表面に高さ約３００ｎｍ程度の凸
部１１ａを形成する。この凸部１１ａの面積は、ＦＥＴ
部１等の半導体装置の構成素子の面積に略等しい大きさ
とする。その後ＣＶＤ法を用いて、ＣＶＤ酸化膜１２を
約７００ｎｍ程堆積し、更にその後ポリシリコン膜１３
を数μｍ堆積する。次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等によ
りポリシリコン膜１３を平坦化し、この平坦面の面粗さ
（平均粗さ）を１ｎｍ程度にまで鏡面化する。
貼り合わせ法によるＳＯＩ基板を用いたＳＯＩ型半導体
装置およびその製造方法を、図９を参照して説明する。
まず、図９（ａ）に示すように、Ｐ型の第１の半導体基
板１１表面をフォトリソグラフィ技術を用いて加工し、
第１の半導体基板１１表面に高さ約３００ｎｍ程度の凸
部１１ａを形成する。この凸部１１ａの面積は、ＦＥＴ
部１等の半導体装置の構成素子の面積に略等しい大きさ
とする。その後ＣＶＤ法を用いて、ＣＶＤ酸化膜１２を
約７００ｎｍ程堆積し、更にその後ポリシリコン膜１３
を数μｍ堆積する。次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等によ
りポリシリコン膜１３を平坦化し、この平坦面の面粗さ
（平均粗さ）を１ｎｍ程度にまで鏡面化する。
【０００４】次に、平坦面を持ち、この平坦面の面粗さ
が上述したポリシリコン膜１３の平坦化後の面粗さと同
程度の約１ｎｍ程度の面粗さを持つ、他に用意した第２
の半導体基板１４を、ポリシリコン膜１３表面に直接接
合させて貼り合わせる。この貼り合わせは、第１の半導
体基板１１上方のポリシリコン膜１３表面のＯＨ基と、
平坦化した第２の半導体基板１４表面のＯＨ基とが水素
結合により自己吸着し、この自己吸着した第１、第２の
半導体基板１１、１４を６００°Ｃ〜１１００°Ｃ程度
の温度で、酸素又は窒素雰囲気中で熱処理することによ
り行われる。
が上述したポリシリコン膜１３の平坦化後の面粗さと同
程度の約１ｎｍ程度の面粗さを持つ、他に用意した第２
の半導体基板１４を、ポリシリコン膜１３表面に直接接
合させて貼り合わせる。この貼り合わせは、第１の半導
体基板１１上方のポリシリコン膜１３表面のＯＨ基と、
平坦化した第２の半導体基板１４表面のＯＨ基とが水素
結合により自己吸着し、この自己吸着した第１、第２の
半導体基板１１、１４を６００°Ｃ〜１１００°Ｃ程度
の温度で、酸素又は窒素雰囲気中で熱処理することによ
り行われる。
【０００５】次に、図９（ｂ）に示すように、上述の貼
り合わせを行った第１、第２の半導体基板１１、１４の
うち、第１の半導体基板１１を、最初ラッピングとＣＭ
Ｐにより、第１の半導体基板１１の凸部１１ａの近傍ま
で研磨し、その後選択研磨により研磨して、絶縁膜１２
が露呈し、絶縁膜１２上に第１の半導体基板１１が無く
なるまで選択研磨する。この様にすると、第１の半導体
基板１１の凸部１１ａのみが、絶縁膜１２の凹部に島状
に残された状態となって、凸部１１ａによる島状のＳＯ
Ｉ膜が形成される。
り合わせを行った第１、第２の半導体基板１１、１４の
うち、第１の半導体基板１１を、最初ラッピングとＣＭ
Ｐにより、第１の半導体基板１１の凸部１１ａの近傍ま
で研磨し、その後選択研磨により研磨して、絶縁膜１２
が露呈し、絶縁膜１２上に第１の半導体基板１１が無く
なるまで選択研磨する。この様にすると、第１の半導体
基板１１の凸部１１ａのみが、絶縁膜１２の凹部に島状
に残された状態となって、凸部１１ａによる島状のＳＯ
Ｉ膜が形成される。
【０００６】次に、図９（ｃ）に示すように、熱酸化に
より、凸部１１ａによる島状のＳＯＩ膜を酸化し、ＦＥ
Ｔ部１のゲート酸化膜１５を形成し、その後ＣＶＤ法に
より、ゲート電極膜とする、不純物をドープしたポリシ
リコン膜１６を形成する。次に、ポリシリコン膜１６／
ゲート酸化膜１５をパターニングしてゲート電極部２を
形成し、その後Ａｓイオン等によるＡｓイオン注入１７
を行い、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ）法等によるイオン注入層の活性化のため
の熱処理を行って、ＦＥＴ部１のソース・ドレイン層１
８形成する。
より、凸部１１ａによる島状のＳＯＩ膜を酸化し、ＦＥ
Ｔ部１のゲート酸化膜１５を形成し、その後ＣＶＤ法に
より、ゲート電極膜とする、不純物をドープしたポリシ
リコン膜１６を形成する。次に、ポリシリコン膜１６／
ゲート酸化膜１５をパターニングしてゲート電極部２を
形成し、その後Ａｓイオン等によるＡｓイオン注入１７
を行い、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ）法等によるイオン注入層の活性化のため
の熱処理を行って、ＦＥＴ部１のソース・ドレイン層１
８形成する。
【０００７】その後は、図面は省略するが、層間絶縁膜
の堆積、ソース・ドレイン層１８等へのコンタクトホー
ルの形成、電極配線形成、パッシベーション膜形成、パ
ッド窓開け等を行って、ＳＯＩ型半導体装置を作製す
る。
の堆積、ソース・ドレイン層１８等へのコンタクトホー
ルの形成、電極配線形成、パッシベーション膜形成、パ
ッド窓開け等を行って、ＳＯＩ型半導体装置を作製す
る。
【０００８】しかしながら、上述したＦＥＴ部１を含む
ＳＯＩ型半導体装置は、ＦＥＴ部１の動作時に発生する
熱が熱伝導の悪い絶縁膜を介して第２の半導体基板１４
等に逃げるため、ＦＥＴ部１の温度が上昇する。このＦ
ＥＴ部１の温度上昇は、キャリア移動度の低下による相
互コンダクタンス（ｇm ）が低下し、ＳＯＩ型半導体装
置の高速性を低下させるという問題が生じる。また、こ
の温度上昇によるキャリア移動度の低下は、ＦＥＴの負
性抵抗を発生させ、半導体装置の動作異常を発生させる
虞もある。
ＳＯＩ型半導体装置は、ＦＥＴ部１の動作時に発生する
熱が熱伝導の悪い絶縁膜を介して第２の半導体基板１４
等に逃げるため、ＦＥＴ部１の温度が上昇する。このＦ
ＥＴ部１の温度上昇は、キャリア移動度の低下による相
互コンダクタンス（ｇm ）が低下し、ＳＯＩ型半導体装
置の高速性を低下させるという問題が生じる。また、こ
の温度上昇によるキャリア移動度の低下は、ＦＥＴの負
性抵抗を発生させ、半導体装置の動作異常を発生させる
虞もある。
【０００９】
【発明が解決しようとする課題】本発明は、上述したＳ
ＯＩ型半導体装置およびその製造方法における問題点を
解決することをその目的とする。即ち本発明の課題は、
ＦＥＴの動作時に発生する熱の放熱性を良くしたＳＯＩ
型半導体装置およびその製造方法を提供することを目的
とする。
ＯＩ型半導体装置およびその製造方法における問題点を
解決することをその目的とする。即ち本発明の課題は、
ＦＥＴの動作時に発生する熱の放熱性を良くしたＳＯＩ
型半導体装置およびその製造方法を提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明のＳＯＩ型半導体
装置およびその製造方法は、上述の課題を解決するため
に提案するものであり、本発明のＳＯＩ型半導体装置
は、ＦＥＴを含むＳＯＩ型半導体装置において、ＦＥＴ
をＭＥＳＦＥＴ構成とし、ＭＥＳＦＥＴのゲート電極
は、少なくともＳＯＩ層の上面および下面でショットキ
ー接合構成としたことを特徴とするものである。
装置およびその製造方法は、上述の課題を解決するため
に提案するものであり、本発明のＳＯＩ型半導体装置
は、ＦＥＴを含むＳＯＩ型半導体装置において、ＦＥＴ
をＭＥＳＦＥＴ構成とし、ＭＥＳＦＥＴのゲート電極
は、少なくともＳＯＩ層の上面および下面でショットキ
ー接合構成としたことを特徴とするものである。
【００１１】また、本発明のＳＯＩ型半導体装置の製造
方法は、ＦＥＴを含むＳＯＩ型半導体装置の製造方法に
おいて、第１の半導体基板表面に凸部を形成する工程
と、第１の半導体基板に絶縁膜を堆積する工程と、少な
くとも第１の半導体基板の凸部表面の絶縁膜を除去する
工程と、イオン注入法により、凸部のＦＥＴのソース・
ドレイン形成領域にソース・ドレイン層を形成する工程
と、ゲート電極膜を堆積し、第１の半導体基板の凸部表
面に第１のゲート電極を形成する工程と、少なくとも絶
縁膜を含む貼り合わせ膜を堆積する工程と、貼り合わせ
膜表面を平坦化する工程と、貼り合わせ膜表面に第２の
半導体基板を貼り合わせる工程と、第１の半導体基板
を、凸部を残して除去する工程と、凸部の第１のゲート
電極に対向する位置に、第２のゲート電極を形成する工
程とを有することを特徴とするものである。
方法は、ＦＥＴを含むＳＯＩ型半導体装置の製造方法に
おいて、第１の半導体基板表面に凸部を形成する工程
と、第１の半導体基板に絶縁膜を堆積する工程と、少な
くとも第１の半導体基板の凸部表面の絶縁膜を除去する
工程と、イオン注入法により、凸部のＦＥＴのソース・
ドレイン形成領域にソース・ドレイン層を形成する工程
と、ゲート電極膜を堆積し、第１の半導体基板の凸部表
面に第１のゲート電極を形成する工程と、少なくとも絶
縁膜を含む貼り合わせ膜を堆積する工程と、貼り合わせ
膜表面を平坦化する工程と、貼り合わせ膜表面に第２の
半導体基板を貼り合わせる工程と、第１の半導体基板
を、凸部を残して除去する工程と、凸部の第１のゲート
電極に対向する位置に、第２のゲート電極を形成する工
程とを有することを特徴とするものである。
【００１２】本発明によれば、ＳＯＩ型半導体装置を構
成するＦＥＴをＭＥＳＦＥＴ構成とし、このＭＥＳＦＥ
Ｔ部のＳＯＩ層のゲート電極形成領域を、ＭＥＳＦＥＴ
のゲート電極長の幅で囲繞することで、ＭＥＳＦＥＴの
動作時に発生する熱をゲート電極に放熱させ、ＭＥＳＦ
ＥＴ部の温度上昇を抑制することができる。従って、キ
ャリア移動度の低下が抑えられ、又ＦＥＴの負性抵抗特
性が抑えられるので、高速で、安定動作をするＳＯＩ型
半導体装置の作製が可能となる。
成するＦＥＴをＭＥＳＦＥＴ構成とし、このＭＥＳＦＥ
Ｔ部のＳＯＩ層のゲート電極形成領域を、ＭＥＳＦＥＴ
のゲート電極長の幅で囲繞することで、ＭＥＳＦＥＴの
動作時に発生する熱をゲート電極に放熱させ、ＭＥＳＦ
ＥＴ部の温度上昇を抑制することができる。従って、キ
ャリア移動度の低下が抑えられ、又ＦＥＴの負性抵抗特
性が抑えられるので、高速で、安定動作をするＳＯＩ型
半導体装置の作製が可能となる。
【００１３】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図９中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図９中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
【００１４】実施例１ 本実施例はＳＯＩ型半導体装置およびその製造方法に本
発明を適用した例であり、これを図１〜図４を参照して
説明する。まず、図１（ａ）に示すように、Ｎ型の第１
の半導体基板１１表面をフォトリソグラフィ技術を用い
て加工し、第１の半導体基板１１表面に高さ約３００ｎ
ｍ程度の凸部１１ａを形成する。この凸部１１ａの面積
は、ＭＥＳＦＥＴ部１０等の半導体装置の構成素子面積
に略等しい大きさとする。その後、第１の半導体基板１
１表面に熱酸化膜２１を約１００ｎｍ程形成し、更にＣ
ＶＤ法による絶縁膜、例えばＣＶＤ酸化膜２２を約４０
０ｎｍ程堆積する。
発明を適用した例であり、これを図１〜図４を参照して
説明する。まず、図１（ａ）に示すように、Ｎ型の第１
の半導体基板１１表面をフォトリソグラフィ技術を用い
て加工し、第１の半導体基板１１表面に高さ約３００ｎ
ｍ程度の凸部１１ａを形成する。この凸部１１ａの面積
は、ＭＥＳＦＥＴ部１０等の半導体装置の構成素子面積
に略等しい大きさとする。その後、第１の半導体基板１
１表面に熱酸化膜２１を約１００ｎｍ程形成し、更にＣ
ＶＤ法による絶縁膜、例えばＣＶＤ酸化膜２２を約４０
０ｎｍ程堆積する。
【００１５】次に、図１（ｂ）に示すように、フォトレ
ジストを塗布した後に、このフォトレジストとＣＶＤ酸
化膜２２を、第１の半導体基板１１の凸部１１ａ表面が
露呈するまでプラズマエッチング等でエッチバックす
る。その後、凸部１１ａ表面のプラズマエッチング時の
ダメージを除去するため、凸部１１ａ表面を、ウェット
エッチング法により、僅かにエッチングする。次に、Ｍ
ＥＳＦＥＴ部１０の凸部１１ａに後述するソース・ドレ
イン層２５を形成するために、まずフォトレジスト２３
を塗布し、このフォトレジスト２３をパターニングし、
その後このフォトレジスト２３をマスクとして、Ａｓイ
オン注入２４を行い、ＭＥＳＦＥＴ部１０の凸部１１ａ
にソース・ドレイン層２５を形成する。なお、このＡｓ
イオン注入２４条件は、例えばドーズ量を約５Ｅ１５／
ｃｍ2 、打ち込みエネルギーを約４０ｋｅＶとする。
ジストを塗布した後に、このフォトレジストとＣＶＤ酸
化膜２２を、第１の半導体基板１１の凸部１１ａ表面が
露呈するまでプラズマエッチング等でエッチバックす
る。その後、凸部１１ａ表面のプラズマエッチング時の
ダメージを除去するため、凸部１１ａ表面を、ウェット
エッチング法により、僅かにエッチングする。次に、Ｍ
ＥＳＦＥＴ部１０の凸部１１ａに後述するソース・ドレ
イン層２５を形成するために、まずフォトレジスト２３
を塗布し、このフォトレジスト２３をパターニングし、
その後このフォトレジスト２３をマスクとして、Ａｓイ
オン注入２４を行い、ＭＥＳＦＥＴ部１０の凸部１１ａ
にソース・ドレイン層２５を形成する。なお、このＡｓ
イオン注入２４条件は、例えばドーズ量を約５Ｅ１５／
ｃｍ2 、打ち込みエネルギーを約４０ｋｅＶとする。
【００１６】次に、図１（ｃ）に示すように、フォトレ
ジスト２３を除去した後、Ａｓイオン注入２４で形成し
たソース・ドレイン層２５のイオン活性化を行うための
熱処理、例えばＲＴＡ法による温度約１０００°Ｃ、時
間約６０秒程度の熱処理を行う。次に、シリコンの第１
の半導体基板１１に対するショットキー障壁値の大きい
ゲート電極膜、例えばＰｔＳｉ膜をスパッタリング法に
より膜厚約２００ｎｍ程堆積し、このＰｔＳｉ膜をパタ
ーニングして、凸部１１ａ表面に、第１のゲート電極２
６を形成する。なお、図１（ｃ）に示すＭＥＳＦＥＴ部
１０の第１のゲート電極２６形成後の、ゲート電極幅方
向の断面構造は、図３に示すようになっている。即ち、
第１のゲート電極２６が、凸部１１ａ表面と、凸部１１
ａ側壁近傍の熱酸化膜２１上とＣＶＤ酸化膜２２上に形
成された状態となっている。
ジスト２３を除去した後、Ａｓイオン注入２４で形成し
たソース・ドレイン層２５のイオン活性化を行うための
熱処理、例えばＲＴＡ法による温度約１０００°Ｃ、時
間約６０秒程度の熱処理を行う。次に、シリコンの第１
の半導体基板１１に対するショットキー障壁値の大きい
ゲート電極膜、例えばＰｔＳｉ膜をスパッタリング法に
より膜厚約２００ｎｍ程堆積し、このＰｔＳｉ膜をパタ
ーニングして、凸部１１ａ表面に、第１のゲート電極２
６を形成する。なお、図１（ｃ）に示すＭＥＳＦＥＴ部
１０の第１のゲート電極２６形成後の、ゲート電極幅方
向の断面構造は、図３に示すようになっている。即ち、
第１のゲート電極２６が、凸部１１ａ表面と、凸部１１
ａ側壁近傍の熱酸化膜２１上とＣＶＤ酸化膜２２上に形
成された状態となっている。
【００１７】次に、図２（ｄ）に示すように、絶縁膜を
含む貼り合わせ膜２７を堆積する。この貼り合わせ膜２
７は、例えばＣＶＤ法によるＣＶＤ酸化膜２７ａを膜厚
約７００ｎｍ堆積し、その後ポリシリコン膜２７ｂを膜
厚約３μｍ堆積したものである。次に、この貼り合わせ
膜２７のポリシリコン膜２７ｂ表面をＣＭＰ法等により
平坦化し、この平坦化後の面粗さ（平均粗さ）を約１ｎ
ｍ程度の鏡面状態とする。
含む貼り合わせ膜２７を堆積する。この貼り合わせ膜２
７は、例えばＣＶＤ法によるＣＶＤ酸化膜２７ａを膜厚
約７００ｎｍ堆積し、その後ポリシリコン膜２７ｂを膜
厚約３μｍ堆積したものである。次に、この貼り合わせ
膜２７のポリシリコン膜２７ｂ表面をＣＭＰ法等により
平坦化し、この平坦化後の面粗さ（平均粗さ）を約１ｎ
ｍ程度の鏡面状態とする。
【００１８】次に、図２（ｅ）に示すように、平坦面を
持ち、この平坦面の面粗さが上述したポリシリコン膜２
７ｂの平坦化後の面粗さと同程度の約１ｎｍ程度の面粗
さを持つ、他に用意した第２の半導体基板１４を、ポリ
シリコン膜２７ｂ表面に直接接合させて、平坦化したポ
リシリコン膜２７ｂ表面を持つ第１の半導体基板１１と
第２の半導体基板１４を貼り合わせる。この貼り合わせ
は、第１の半導体基板１１上方のポリシリコン膜２７ａ
表面のＯＨ基と、平坦化した第２の半導体基板１４表面
のＯＨ基とが水素結合により自己吸着し、この自己吸着
した第１、第２の半導体基板１１、１４を６００°Ｃ〜
１１００°Ｃ程度の温度で、酸素又は窒素雰囲気中で熱
処理することにより行われる。
持ち、この平坦面の面粗さが上述したポリシリコン膜２
７ｂの平坦化後の面粗さと同程度の約１ｎｍ程度の面粗
さを持つ、他に用意した第２の半導体基板１４を、ポリ
シリコン膜２７ｂ表面に直接接合させて、平坦化したポ
リシリコン膜２７ｂ表面を持つ第１の半導体基板１１と
第２の半導体基板１４を貼り合わせる。この貼り合わせ
は、第１の半導体基板１１上方のポリシリコン膜２７ａ
表面のＯＨ基と、平坦化した第２の半導体基板１４表面
のＯＨ基とが水素結合により自己吸着し、この自己吸着
した第１、第２の半導体基板１１、１４を６００°Ｃ〜
１１００°Ｃ程度の温度で、酸素又は窒素雰囲気中で熱
処理することにより行われる。
【００１９】次に、上述の貼り合わせを行った第１、第
２の半導体基板１１、１４のうち、第１の半導体基板１
１を、最初ラッピングとＣＭＰにより、第１の半導体基
板１１の凸部１１ａ近傍まで研磨し、その後選択研磨法
により研磨する。この選択研磨で熱酸化膜２１が露呈す
る段階にくると、研磨速度が著しく低下し、この段階で
選択研磨を停止すると、第１の半導体基板１１の凸部１
１ａのみが、ＣＶＤ酸化膜２７ａ上部に島状に残された
状態となって、凸部１１ａによる島状のＳＯＩ膜が形成
される。
２の半導体基板１１、１４のうち、第１の半導体基板１
１を、最初ラッピングとＣＭＰにより、第１の半導体基
板１１の凸部１１ａ近傍まで研磨し、その後選択研磨法
により研磨する。この選択研磨で熱酸化膜２１が露呈す
る段階にくると、研磨速度が著しく低下し、この段階で
選択研磨を停止すると、第１の半導体基板１１の凸部１
１ａのみが、ＣＶＤ酸化膜２７ａ上部に島状に残された
状態となって、凸部１１ａによる島状のＳＯＩ膜が形成
される。
【００２０】次に、図２（ｆ）と、図２（ｆ）のＭＥＳ
ＦＥＴ部１０のゲート電極幅方向の概略断面図である図
４に示すように、フォトリソグラフィ技術を用いて、凸
部１１ａ近傍の熱酸化膜２１／ＣＶＤ酸化膜２２に、２
箇所のゲート電極接続部の開口２８、２９を形成する。
なお、このゲート電極接続部の開口２８、２９のゲート
電極長方向の幅は、第１のゲート電極２６長より多少長
くする。次に、第２のゲート電極膜、例えばＰｔＳｉ膜
を堆積し、パターニングをして、第１のゲート電極２６
に対向する位置に、第１のゲート電極２６長と略等しい
ゲート電極長を持つ第２のゲート電極３０を形成する。
この様にして、凸部１１ａによる島状のＳＯＩ膜を第１
のゲート電極２６と第２のゲート電極３０とで囲繞した
形状のゲート電極が形成される。
ＦＥＴ部１０のゲート電極幅方向の概略断面図である図
４に示すように、フォトリソグラフィ技術を用いて、凸
部１１ａ近傍の熱酸化膜２１／ＣＶＤ酸化膜２２に、２
箇所のゲート電極接続部の開口２８、２９を形成する。
なお、このゲート電極接続部の開口２８、２９のゲート
電極長方向の幅は、第１のゲート電極２６長より多少長
くする。次に、第２のゲート電極膜、例えばＰｔＳｉ膜
を堆積し、パターニングをして、第１のゲート電極２６
に対向する位置に、第１のゲート電極２６長と略等しい
ゲート電極長を持つ第２のゲート電極３０を形成する。
この様にして、凸部１１ａによる島状のＳＯＩ膜を第１
のゲート電極２６と第２のゲート電極３０とで囲繞した
形状のゲート電極が形成される。
【００２１】その後は、図面は省略するが、層間絶縁膜
の堆積、ソース・ドレイン層２５等へのコンタクトホー
ルの形成、電極配線形成、パッシベーション膜形成、パ
ッド窓開け等を行って、ＳＯＩ型半導体装置を作製す
る。
の堆積、ソース・ドレイン層２５等へのコンタクトホー
ルの形成、電極配線形成、パッシベーション膜形成、パ
ッド窓開け等を行って、ＳＯＩ型半導体装置を作製す
る。
【００２２】上述した半導体装置においては、第１の半
導体基板１１の凸部１１ａで形成されたＳＯＩ層を、Ｍ
ＥＳＦＥＴ部１０の第１及び第２のゲート電極２６、３
０の電極長の幅で囲繞し、しかもＳＯＩ層の上部と下部
では、ゲート電極が絶縁膜を介さずにＳＯＩ層と直接接
触したＭＥＳＦＥＴ構造なので、ＭＥＳＦＥＴの動作時
にＭＥＳＦＥＴのチャネル部で発生する熱はゲート電極
に放熱され、ＭＥＳＦＥＴの温度上昇を抑制することが
できる。従って、キャリア移動度の低下が抑えられ、又
ＦＥＴの負性抵抗特性が抑えられるので、高速で、安定
動作をするＳＯＩ型半導体装置の作製が可能となる。ま
た、上述した半導体装置は、約０．３μ程度の薄いＳＯ
Ｉ層を、ショットキー障壁値の大きいＰｔＳｉ膜による
第１、第２のゲート電極２６、３０で挟む構造となって
いるので、ＭＥＳＦＥＴ部１０の第１、第２のゲート電
極２６、３０部のＳＯＩ層は空乏化された状態となり、
またＭＥＳＦＥＴ部１０のチャネルはＳＯＩ層の内部に
形成される状態となる。従って、ＯＮ／ＯＦＦ特性の良
いＭＥＳＦＥＴが形成できる。
導体基板１１の凸部１１ａで形成されたＳＯＩ層を、Ｍ
ＥＳＦＥＴ部１０の第１及び第２のゲート電極２６、３
０の電極長の幅で囲繞し、しかもＳＯＩ層の上部と下部
では、ゲート電極が絶縁膜を介さずにＳＯＩ層と直接接
触したＭＥＳＦＥＴ構造なので、ＭＥＳＦＥＴの動作時
にＭＥＳＦＥＴのチャネル部で発生する熱はゲート電極
に放熱され、ＭＥＳＦＥＴの温度上昇を抑制することが
できる。従って、キャリア移動度の低下が抑えられ、又
ＦＥＴの負性抵抗特性が抑えられるので、高速で、安定
動作をするＳＯＩ型半導体装置の作製が可能となる。ま
た、上述した半導体装置は、約０．３μ程度の薄いＳＯ
Ｉ層を、ショットキー障壁値の大きいＰｔＳｉ膜による
第１、第２のゲート電極２６、３０で挟む構造となって
いるので、ＭＥＳＦＥＴ部１０の第１、第２のゲート電
極２６、３０部のＳＯＩ層は空乏化された状態となり、
またＭＥＳＦＥＴ部１０のチャネルはＳＯＩ層の内部に
形成される状態となる。従って、ＯＮ／ＯＦＦ特性の良
いＭＥＳＦＥＴが形成できる。
【００２３】実施例２ 本実施例はＳＯＩ型半導体装置およびその製造方法に本
発明を適用した例であり、これを図５〜図８を参照して
説明する。まず、図５（ａ）、図５（ｂ）に示すよう
に、実施例１と同様な工程により、Ｎ型の第１の半導体
基板１１表面に凸部１１ａを形成し、その後熱酸化膜２
１、ＣＶＤ酸化膜２２を形成し、凸部１１ａ表面のＣＶ
Ｄ酸化膜２２／熱酸化膜２１を除去し、更にその後フォ
トレジスト２３をマスクとしてＡｓイオン注入２４し、
凸部１１ａにＭＥＳＦＥＴ部１０のソース・ドレイン層
２５を形成する。
発明を適用した例であり、これを図５〜図８を参照して
説明する。まず、図５（ａ）、図５（ｂ）に示すよう
に、実施例１と同様な工程により、Ｎ型の第１の半導体
基板１１表面に凸部１１ａを形成し、その後熱酸化膜２
１、ＣＶＤ酸化膜２２を形成し、凸部１１ａ表面のＣＶ
Ｄ酸化膜２２／熱酸化膜２１を除去し、更にその後フォ
トレジスト２３をマスクとしてＡｓイオン注入２４し、
凸部１１ａにＭＥＳＦＥＴ部１０のソース・ドレイン層
２５を形成する。
【００２４】次に、図５（ｃ）と、図５（ｃ）のＭＥＳ
ＦＥＴ部１０のゲート電極幅方向の概略断面図である図
７に示すように、フォトレジスト２３を除去した後、Ａ
ｓイオン注入２４で形成したソース・ドレイン層２５の
イオン活性化を行うための熱処理、例えばＲＴＡ法によ
る温度約１０００°Ｃ、時間約６０秒程度の熱処理を行
う。その後、後述する第１のゲート電極４３形成位置
に、第１のゲート電極４３長より少し広い幅で、第１の
ゲート電極４３幅より少し長い長さの矩形パターンを形
成したフォトレジストをマスクとして、第１のゲート電
極４３が形成される位置の凸部１１ａ側壁のＣＶＤ酸化
膜２２／熱酸化膜２１をエッチングし、図７に示すゲー
ト電極接続部の開口４１、４２を形成する。
ＦＥＴ部１０のゲート電極幅方向の概略断面図である図
７に示すように、フォトレジスト２３を除去した後、Ａ
ｓイオン注入２４で形成したソース・ドレイン層２５の
イオン活性化を行うための熱処理、例えばＲＴＡ法によ
る温度約１０００°Ｃ、時間約６０秒程度の熱処理を行
う。その後、後述する第１のゲート電極４３形成位置
に、第１のゲート電極４３長より少し広い幅で、第１の
ゲート電極４３幅より少し長い長さの矩形パターンを形
成したフォトレジストをマスクとして、第１のゲート電
極４３が形成される位置の凸部１１ａ側壁のＣＶＤ酸化
膜２２／熱酸化膜２１をエッチングし、図７に示すゲー
ト電極接続部の開口４１、４２を形成する。
【００２５】次に、シリコンの第１の半導体基板１１に
対するショットキー障壁値の大きいゲート電極膜、例え
ばＰｔＳｉ膜をスパッタリング法により膜厚約２００ｎ
ｍ程堆積し、このＰｔＳｉ膜をパターニングして、凸部
１１ａ表面に、第１のゲート電極４３を形成する。
対するショットキー障壁値の大きいゲート電極膜、例え
ばＰｔＳｉ膜をスパッタリング法により膜厚約２００ｎ
ｍ程堆積し、このＰｔＳｉ膜をパターニングして、凸部
１１ａ表面に、第１のゲート電極４３を形成する。
【００２６】次に、図６（ｄ）、図６（ｅ）に示すよう
に、実施例１と同様な工程により、ＣＶＤ酸化膜２７ａ
とポリシリコン膜２７ｂとによる貼り合わせ膜２７を堆
積し、ポリシリコン膜２７ｂ表面を平坦化し、この平坦
化したポリシリコン膜２７ｂ表面に、平坦面を持つ、他
に用意した第２の半導体基板１４を貼り合わせる。その
後、上述の貼り合わせを行った第１、第２の半導体基板
１１、１４のうち、第１の半導体基板１１を、最初ラッ
ピングとＣＭＰにより、第１の半導体基板１１の凸部１
１ａ近傍まで研磨し、その後選択研磨法により研磨す
る。この選択研磨で熱酸化膜２１が露呈する段階にくる
と、研磨速度が著しく低下し、この段階で選択研磨を停
止すると、第１の半導体基板１１の凸部１１ａのみが、
ＣＶＤ酸化膜２７ａ上部に島状に残された状態となっ
て、凸部１１ａによる島状のＳＯＩ膜が形成される。
に、実施例１と同様な工程により、ＣＶＤ酸化膜２７ａ
とポリシリコン膜２７ｂとによる貼り合わせ膜２７を堆
積し、ポリシリコン膜２７ｂ表面を平坦化し、この平坦
化したポリシリコン膜２７ｂ表面に、平坦面を持つ、他
に用意した第２の半導体基板１４を貼り合わせる。その
後、上述の貼り合わせを行った第１、第２の半導体基板
１１、１４のうち、第１の半導体基板１１を、最初ラッ
ピングとＣＭＰにより、第１の半導体基板１１の凸部１
１ａ近傍まで研磨し、その後選択研磨法により研磨す
る。この選択研磨で熱酸化膜２１が露呈する段階にくる
と、研磨速度が著しく低下し、この段階で選択研磨を停
止すると、第１の半導体基板１１の凸部１１ａのみが、
ＣＶＤ酸化膜２７ａ上部に島状に残された状態となっ
て、凸部１１ａによる島状のＳＯＩ膜が形成される。
【００２７】次に、図６（ｆ）と、図６（ｆ）のＭＥＳ
ＦＥＴ部１０のゲート電極幅方向の断面構造である図８
に示すように、第２のゲート電極膜、例えばＰｔＳｉ膜
を堆積し、このＰｔＳｉ膜をパターニングをして、第１
のゲート電極４３に対向する位置に、第１のゲート電極
４３長と略等しいゲート電極長を持つ第２のゲート電極
４４を形成する。この様にして、凸部１１ａによる島状
のＳＯＩ膜を第１のゲート電極４３と第２のゲート電極
４４とで囲繞した形状のＭＥＳＦＥＴ部１０のゲート電
極が形成される。この第１、第２のゲート電極４３、４
４は、絶縁膜を介さずに、ＳＯＩ膜と直接接触して、Ｓ
ＯＩ膜の上下面および側面の界面にショットキー障壁を
形成する。
ＦＥＴ部１０のゲート電極幅方向の断面構造である図８
に示すように、第２のゲート電極膜、例えばＰｔＳｉ膜
を堆積し、このＰｔＳｉ膜をパターニングをして、第１
のゲート電極４３に対向する位置に、第１のゲート電極
４３長と略等しいゲート電極長を持つ第２のゲート電極
４４を形成する。この様にして、凸部１１ａによる島状
のＳＯＩ膜を第１のゲート電極４３と第２のゲート電極
４４とで囲繞した形状のＭＥＳＦＥＴ部１０のゲート電
極が形成される。この第１、第２のゲート電極４３、４
４は、絶縁膜を介さずに、ＳＯＩ膜と直接接触して、Ｓ
ＯＩ膜の上下面および側面の界面にショットキー障壁を
形成する。
【００２８】その後は、図面は省略するが、層間絶縁膜
の堆積、ソース・ドレイン層２５等へのコンタクトホー
ルの形成、電極配線形成、パッシベーション膜形成、パ
ッド窓開け等を行って、ＳＯＩ型半導体装置を作製す
る。
の堆積、ソース・ドレイン層２５等へのコンタクトホー
ルの形成、電極配線形成、パッシベーション膜形成、パ
ッド窓開け等を行って、ＳＯＩ型半導体装置を作製す
る。
【００２９】上述した半導体装置においては、第１の半
導体基板１１の凸部１１ａで形成されたＳＯＩ層を、Ｍ
ＥＳＦＥＴ部１０の第１及び第２のゲート電極４３、４
４の電極長の幅で囲繞し、しかもＳＯＩ層の上部と下部
および２箇所の側壁部では、ゲート電極が絶縁膜を介さ
ずにＳＯＩ層と直接接触したＭＥＳＦＥＴ構造なので、
ＭＥＳＦＥＴの動作時にＭＥＳＦＥＴのチャネル部で発
生する熱はゲート電極に放熱され、ＭＥＳＦＥＴの温度
上昇を抑制することができる。従って、キャリア移動度
の低下が抑えられ、又ＦＥＴの負性抵抗特性が抑えられ
るので、高速で、安定動作をするＳＯＩ型半導体装置の
作製が可能となる。また、上述した半導体装置は、約
０．３μ程度の薄いＳＯＩ層を、ショットキー障壁値の
大きいＰｔＳｉ膜による第１、第２のゲート電極４３、
４４で囲繞する構造となっているので、ＭＥＳＦＥＴ部
１０の第１、第２のゲート電極４３、４４部のＳＯＩ層
は空乏化された状態となり、またＭＥＳＦＥＴ部１０の
チャネルはＳＯＩ層の内部に形成される状態となる。従
って、ＯＮ／ＯＦＦ特性の良いＭＥＳＦＥＴが形成でき
る。
導体基板１１の凸部１１ａで形成されたＳＯＩ層を、Ｍ
ＥＳＦＥＴ部１０の第１及び第２のゲート電極４３、４
４の電極長の幅で囲繞し、しかもＳＯＩ層の上部と下部
および２箇所の側壁部では、ゲート電極が絶縁膜を介さ
ずにＳＯＩ層と直接接触したＭＥＳＦＥＴ構造なので、
ＭＥＳＦＥＴの動作時にＭＥＳＦＥＴのチャネル部で発
生する熱はゲート電極に放熱され、ＭＥＳＦＥＴの温度
上昇を抑制することができる。従って、キャリア移動度
の低下が抑えられ、又ＦＥＴの負性抵抗特性が抑えられ
るので、高速で、安定動作をするＳＯＩ型半導体装置の
作製が可能となる。また、上述した半導体装置は、約
０．３μ程度の薄いＳＯＩ層を、ショットキー障壁値の
大きいＰｔＳｉ膜による第１、第２のゲート電極４３、
４４で囲繞する構造となっているので、ＭＥＳＦＥＴ部
１０の第１、第２のゲート電極４３、４４部のＳＯＩ層
は空乏化された状態となり、またＭＥＳＦＥＴ部１０の
チャネルはＳＯＩ層の内部に形成される状態となる。従
って、ＯＮ／ＯＦＦ特性の良いＭＥＳＦＥＴが形成でき
る。
【００３０】以上、本発明を２例の実施例により説明し
たが、本発明はこれら実施例に何ら限定されるものでは
ない。例えば、これら実施例では、ＣＶＤ酸化膜２７ａ
とポリシリコン膜２７ｂとによる貼り合わせ膜２７を用
いたが、ＣＶＤ酸化膜等の絶縁膜を厚く堆積し、この絶
縁膜を平坦化して貼り合わせ膜としてもよい。また、こ
れら実施例では、貼り合わせ膜２７を形成した第１の半
導体基板１１と、第２の半導体基板１４との貼り合わせ
面を、平坦性の良い平坦面とした後、加熱処理により直
接貼り合わせる方法を採ったが、耐熱性のある接着剤を
用いてもよい。更に、これら実施例では、ゲート電極膜
として、ＰｔＳｉ膜を用いたが、Ｐｔ2 Ｓｉ膜、Ｐｄ2
Ｓｉ、ＷＳｉ2 膜等のショットキー障壁値の高いゲート
電極膜を用いてもよい。その他、本発明の技術的思想の
範囲内で、プロセス装置やプロセス条件は適宜変更が可
能である。
たが、本発明はこれら実施例に何ら限定されるものでは
ない。例えば、これら実施例では、ＣＶＤ酸化膜２７ａ
とポリシリコン膜２７ｂとによる貼り合わせ膜２７を用
いたが、ＣＶＤ酸化膜等の絶縁膜を厚く堆積し、この絶
縁膜を平坦化して貼り合わせ膜としてもよい。また、こ
れら実施例では、貼り合わせ膜２７を形成した第１の半
導体基板１１と、第２の半導体基板１４との貼り合わせ
面を、平坦性の良い平坦面とした後、加熱処理により直
接貼り合わせる方法を採ったが、耐熱性のある接着剤を
用いてもよい。更に、これら実施例では、ゲート電極膜
として、ＰｔＳｉ膜を用いたが、Ｐｔ2 Ｓｉ膜、Ｐｄ2
Ｓｉ、ＷＳｉ2 膜等のショットキー障壁値の高いゲート
電極膜を用いてもよい。その他、本発明の技術的思想の
範囲内で、プロセス装置やプロセス条件は適宜変更が可
能である。
【００３１】
【発明の効果】以上の説明から明らかなように、本発明
のＳＯＩ型半導体装置およびその製造方法は、ＦＥＴの
チャネル部で発生する熱によるＦＥＴの温度上昇を抑制
することができ、従って、高速で、安定動作をするＳＯ
Ｉ型半導体装置の作製が可能となる。
のＳＯＩ型半導体装置およびその製造方法は、ＦＥＴの
チャネル部で発生する熱によるＦＥＴの温度上昇を抑制
することができ、従って、高速で、安定動作をするＳＯ
Ｉ型半導体装置の作製が可能となる。
【図１】本発明を適用した実施例１の工程の前半を工程
順に説明する、ＳＯＩ型半導体装置の概略断面図で、
（ａ）は第１の半導体基板表面に凸部を形成し、熱酸化
膜とＣＶＤ酸化膜を形成した状態、（ｂ）はイオン注入
により、ＭＥＳＦＥＴ部にソース・ドレイン層を形成し
た状態、（ｃ）はＭＥＳＦＥＴ部に第１のゲート電極を
形成した状態である。
順に説明する、ＳＯＩ型半導体装置の概略断面図で、
（ａ）は第１の半導体基板表面に凸部を形成し、熱酸化
膜とＣＶＤ酸化膜を形成した状態、（ｂ）はイオン注入
により、ＭＥＳＦＥＴ部にソース・ドレイン層を形成し
た状態、（ｃ）はＭＥＳＦＥＴ部に第１のゲート電極を
形成した状態である。
【図２】本発明を適用した実施例１の工程の後半を工程
順に説明する、ＳＯＩ型半導体装置の概略断面図で、
（ｄ）はＣＶＤ酸化膜とポリシリコン膜による貼り合わ
せ膜を形成し、ポリシリコン膜表面を平坦化した状態、
（ｅ）はポリシリコン膜表面に第２の半導体基板を貼り
合わせ、第１の半導体基板を研磨して除去し、第１の半
導体基板の凸部のみを残した状態、（ｆ）はＭＥＳＦＥ
Ｔ部の第２のゲート電極を形成した状態である。
順に説明する、ＳＯＩ型半導体装置の概略断面図で、
（ｄ）はＣＶＤ酸化膜とポリシリコン膜による貼り合わ
せ膜を形成し、ポリシリコン膜表面を平坦化した状態、
（ｅ）はポリシリコン膜表面に第２の半導体基板を貼り
合わせ、第１の半導体基板を研磨して除去し、第１の半
導体基板の凸部のみを残した状態、（ｆ）はＭＥＳＦＥ
Ｔ部の第２のゲート電極を形成した状態である。
【図３】図１（ｃ）における、ＭＥＳＦＥＴ部の第１の
ゲート電極部のゲート電極幅方向の概略断面図である。
ゲート電極部のゲート電極幅方向の概略断面図である。
【図４】図２（ｆ）における、ＭＥＳＦＥＴ部の第１、
第２のゲート電極部のゲート電極幅方向の概略断面図で
ある。
第２のゲート電極部のゲート電極幅方向の概略断面図で
ある。
【図５】本発明を適用した実施例２の工程の前半を工程
順に説明する、ＳＯＩ型半導体装置の概略断面図で、
（ａ）は第１の半導体基板表面に凸部を形成し、熱酸化
膜とＣＶＤ酸化膜を形成した状態、（ｂ）はイオン注入
により、ＭＥＳＦＥＴ部にソース・ドレイン層を形成し
た状態、（ｃ）はＭＥＳＦＥＴ部に第１のゲート電極を
形成した状態である。
順に説明する、ＳＯＩ型半導体装置の概略断面図で、
（ａ）は第１の半導体基板表面に凸部を形成し、熱酸化
膜とＣＶＤ酸化膜を形成した状態、（ｂ）はイオン注入
により、ＭＥＳＦＥＴ部にソース・ドレイン層を形成し
た状態、（ｃ）はＭＥＳＦＥＴ部に第１のゲート電極を
形成した状態である。
【図６】本発明を適用した実施例２の工程の後半を工程
順に説明する、ＳＯＩ型半導体装置の概略断面図で、
（ｄ）はＣＶＤ酸化膜とポリシリコン膜による貼り合わ
せ膜を形成し、ポリシリコン膜表面を平坦化した状態、
（ｅ）はポリシリコン膜表面に第２の半導体基板を貼り
合わせ、第１の半導体基板を研磨して除去し、第１の半
導体基板の凸部のみを残した状態、（ｆ）はＭＥＳＦＥ
Ｔ部の第２のゲート電極を形成した状態である。
順に説明する、ＳＯＩ型半導体装置の概略断面図で、
（ｄ）はＣＶＤ酸化膜とポリシリコン膜による貼り合わ
せ膜を形成し、ポリシリコン膜表面を平坦化した状態、
（ｅ）はポリシリコン膜表面に第２の半導体基板を貼り
合わせ、第１の半導体基板を研磨して除去し、第１の半
導体基板の凸部のみを残した状態、（ｆ）はＭＥＳＦＥ
Ｔ部の第２のゲート電極を形成した状態である。
【図７】図５（ｃ）における、ＭＥＳＦＥＴ部の第１の
ゲート電極部のゲート電極幅方向の概略断面図である。
ゲート電極部のゲート電極幅方向の概略断面図である。
【図８】図６（ｆ）における、ＭＥＳＦＥＴ部の第１、
第２のゲート電極部のゲート電極幅方向の概略断面図で
ある。
第２のゲート電極部のゲート電極幅方向の概略断面図で
ある。
【図９】従来のＳＯＩ型半導体装置の製造方法を工程順
に説明するための、ＳＯＩ型半導体装置の概略断面図
で、（ａ）は第１の半導体基板表面に凸部を形成し、Ｃ
ＶＤ酸化膜とポリシリコン膜を堆積し、ポリシリコン膜
表面を平坦化した状態、（ｂ）はポリシリコン膜表面に
第２の半導体基板を貼り合わせ、第１の半導体基板を研
磨して除去し、第１の半導体基板の凸部のみを残した状
態、（ｃ）はＦＥＴ部のポリシリコン膜／熱酸化膜をエ
ッチングしてゲート電極部を形成し、イオン注入法によ
りＦＥＴ部のソース・ドレイン層を形成した状態であ
る。
に説明するための、ＳＯＩ型半導体装置の概略断面図
で、（ａ）は第１の半導体基板表面に凸部を形成し、Ｃ
ＶＤ酸化膜とポリシリコン膜を堆積し、ポリシリコン膜
表面を平坦化した状態、（ｂ）はポリシリコン膜表面に
第２の半導体基板を貼り合わせ、第１の半導体基板を研
磨して除去し、第１の半導体基板の凸部のみを残した状
態、（ｃ）はＦＥＴ部のポリシリコン膜／熱酸化膜をエ
ッチングしてゲート電極部を形成し、イオン注入法によ
りＦＥＴ部のソース・ドレイン層を形成した状態であ
る。
１…ＦＥＴ部、２…ゲート電極部、１０…ＭＥＳＦＥＴ
部、１１…第１の半導体基板、１１ａ…凸部、１２…Ｃ
ＶＤ酸化膜、１３…ポリシリコン膜、１４…第２の半導
体基板、１５…ゲート酸化膜、１６…ポリシリコン膜、
１７…Ａｓイオン注入、１８…ソース・ドレイン層、２
１…熱酸化膜、２２…ＣＶＤ酸化膜、２３…フォトレジ
スト、２４…Ａｓイオン注入、２５…ソース・ドレイン
層、２６，４３…第１のゲート電極、２７…貼り合わせ
膜、２７ａ…ＣＶＤ酸化膜、２７ｂ…ポリシリコン膜、
２８，２９…開口、３０，４４…第２のゲート電極、４
１，４２…開口
部、１１…第１の半導体基板、１１ａ…凸部、１２…Ｃ
ＶＤ酸化膜、１３…ポリシリコン膜、１４…第２の半導
体基板、１５…ゲート酸化膜、１６…ポリシリコン膜、
１７…Ａｓイオン注入、１８…ソース・ドレイン層、２
１…熱酸化膜、２２…ＣＶＤ酸化膜、２３…フォトレジ
スト、２４…Ａｓイオン注入、２５…ソース・ドレイン
層、２６，４３…第１のゲート電極、２７…貼り合わせ
膜、２７ａ…ＣＶＤ酸化膜、２７ｂ…ポリシリコン膜、
２８，２９…開口、３０，４４…第２のゲート電極、４
１，４２…開口
Claims (10)
- 【請求項１】 ＦＥＴを含むＳＯＩ型半導体装置におい
て、 前記ＦＥＴをＭＥＳＦＥＴ構成とし、 前記ＭＥＳＦＥＴのゲート電極は、少なくともＳＯＩ層
の上面および下面でショットキー接合構成としたことを
特徴とするＳＯＩ型半導体装置。 - 【請求項２】 前記ゲート電極は、前記ＳＯＩ層の上
面、下面および前記ＳＯＩ層の二つの側面でショットキ
ー接合構成としたことを特徴とする、請求項１に記載の
ＳＯＩ型半導体装置。 - 【請求項３】 前記ゲート電極は、ゲート電極長の幅で
前記ＳＯＩ層を囲繞する構成であることを特徴とする、
請求項１に記載のＳＯＩ型半導体装置。 - 【請求項４】 前記ゲート電極の電極材料は、ＰｔＳｉ
膜であることを特徴とする、請求項１に記載のＳＯＩ型
半導体装置。 - 【請求項５】 前記ＳＯＩ層は、貼り合わせ法のＳＯＩ
技術で形成されるＳＯＩ層であることを特徴とする、請
求項１に記載のＳＯＩ型半導体装置。 - 【請求項６】 ＦＥＴを含むＳＯＩ型半導体装置の製造
方法において、 第１の半導体基板表面に凸部を形成する工程と、 前記第１の半導体基板に絶縁膜を堆積する工程と、 少なくとも前記第１の半導体基板の前記凸部表面の前記
絶縁膜を除去する工程と、 イオン注入法により、前記凸部のＦＥＴのソース・ドレ
イン形成領域にソース・ドレイン層を形成する工程と、 ゲート電極膜を堆積し、前記ゲート電極をパターニング
して、前記第１の半導体基板の前記凸部表面に第１のゲ
ート電極を形成する工程と、 少なくとも絶縁膜を含む貼り合わせ膜を堆積する工程
と、 前記貼り合わせ膜表面を平坦化する工程と、 前記貼り合わせ膜表面に第２の半導体基板を貼り合わせ
る工程と、 前記第１の半導体基板を、前記凸部を残して除去する工
程と、 前記凸部の前記第１のゲート電極に対向する位置に、第
２のゲート電極を形成する工程とを有することを特徴と
するＳＯＩ型半導体装置の製造方法。 - 【請求項７】 前記第１の半導体基板の前記凸部表面の
前記絶縁膜および少なくともＦＥＴの前記第１のゲート
電極の形成領域の前記凸部側壁の前記絶縁膜を除去し、
前記第１のゲート電極が前記凸部表面および側壁に接合
することを特徴とする、請求項６に記載のＳＯＩ型半導
体装置の製造方法。 - 【請求項８】 前記貼り合わせ膜は、ＣＶＤ法によるＣ
ＶＤ酸化膜とポリシリコン膜で構成されていることを特
徴とする、請求項６に記載のＳＯＩ型半導体装置の製造
方法。 - 【請求項９】 前記貼り合わせ膜表面と第２の半導体基
板との貼り合わせは、加熱処理による貼り合わせである
ことを特徴とする、請求項６に記載のＳＯＩ型半導体装
置の製造方法。 - 【請求項１０】 前記第１のゲート電極と前記第２のゲ
ート電極とは、前記凸部近傍の、前記ゲート電極長の幅
を持つゲート電極接続部で接続していることを特徴とす
る、請求項６に記載のＳＯＩ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22628496A JP3458611B2 (ja) | 1996-08-28 | 1996-08-28 | Ｓｏｉ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22628496A JP3458611B2 (ja) | 1996-08-28 | 1996-08-28 | Ｓｏｉ型半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH1070139A true JPH1070139A (ja) | 1998-03-10 |
| JP3458611B2 JP3458611B2 (ja) | 2003-10-20 |
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ID=16842809
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22628496A Expired - Fee Related JP3458611B2 (ja) | 1996-08-28 | 1996-08-28 | Ｓｏｉ型半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3458611B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000023238A (ko) * | 1998-09-29 | 2000-04-25 | 이데이 노부유끼 | 반도체 장치의 제조 방법 |
| JP2004319552A (ja) * | 2003-04-11 | 2004-11-11 | Nichia Chem Ind Ltd | フリップチップ型対面電極ｈｅｍｔ |
| KR100511898B1 (ko) * | 1999-06-28 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100516677B1 (ko) * | 2000-12-29 | 2005-09-22 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
| JP2006173582A (ja) * | 2004-11-19 | 2006-06-29 | Nichia Chem Ind Ltd | 電界効果トランジスタ及びその製造方法 |
-
1996
- 1996-08-28 JP JP22628496A patent/JP3458611B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR20000023238A (ko) * | 1998-09-29 | 2000-04-25 | 이데이 노부유끼 | 반도체 장치의 제조 방법 |
| KR100511898B1 (ko) * | 1999-06-28 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100516677B1 (ko) * | 2000-12-29 | 2005-09-22 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
| JP2004319552A (ja) * | 2003-04-11 | 2004-11-11 | Nichia Chem Ind Ltd | フリップチップ型対面電極ｈｅｍｔ |
| JP4492034B2 (ja) * | 2003-04-11 | 2010-06-30 | 日亜化学工業株式会社 | Ｈｅｍｔ及びその製造方法 |
| JP2006173582A (ja) * | 2004-11-19 | 2006-06-29 | Nichia Chem Ind Ltd | 電界効果トランジスタ及びその製造方法 |
| JP4650224B2 (ja) * | 2004-11-19 | 2011-03-16 | 日亜化学工業株式会社 | 電界効果トランジスタ |
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| Publication number | Publication date |
|---|---|
| JP3458611B2 (ja) | 2003-10-20 |
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