JP3264402B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3264402B2 JP3264402B2 JP32282393A JP32282393A JP3264402B2 JP 3264402 B2 JP3264402 B2 JP 3264402B2 JP 32282393 A JP32282393 A JP 32282393A JP 32282393 A JP32282393 A JP 32282393A JP 3264402 B2 JP3264402 B2 JP 3264402B2
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- Japan
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- insulating film
- region
- interlayer insulating
- substrate
- connection hole
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＳＯＩ半導体装置における基板電位付与構造に関する。
ＳＯＩ半導体装置における基板電位付与構造に関する。
【０００２】
【従来の技術】半導体基板上に埋込絶縁体層を挟んで配
設されるとともに側面が側壁分離絶縁領域に接する複数
の単結晶島状半導体領域と、島状半導体領域及び側壁分
離絶縁領域上に配設された層間絶縁膜とを有するいわゆ
るＳＯＩ構造の従来の半導体装置では、基板電位付与の
ために基板の裏面全面に電極を設けるのが通例である
が、この方法では裏面電極形成工程が必要となる点、及
び、基板全体が同電位となり基板のある部分のみに所定
のバイアス電位を印加することができないなどの問題が
あった。
設されるとともに側面が側壁分離絶縁領域に接する複数
の単結晶島状半導体領域と、島状半導体領域及び側壁分
離絶縁領域上に配設された層間絶縁膜とを有するいわゆ
るＳＯＩ構造の従来の半導体装置では、基板電位付与の
ために基板の裏面全面に電極を設けるのが通例である
が、この方法では裏面電極形成工程が必要となる点、及
び、基板全体が同電位となり基板のある部分のみに所定
のバイアス電位を印加することができないなどの問題が
あった。
【０００３】この問題を解決するために、特開平２ー２
９４０７６号公報は、側壁分離絶縁領域及び埋込絶縁体
層からなる素子分離絶縁膜（フィールド絶縁膜）とその
上の層間絶縁膜とを一挙に貫孔して接続孔を形成し、こ
の接続孔を通じて層間絶縁膜上の基板電位付与用の配線
を基板に接続している。
９４０７６号公報は、側壁分離絶縁領域及び埋込絶縁体
層からなる素子分離絶縁膜（フィールド絶縁膜）とその
上の層間絶縁膜とを一挙に貫孔して接続孔を形成し、こ
の接続孔を通じて層間絶縁膜上の基板電位付与用の配線
を基板に接続している。
【０００４】
【発明が解決しようとする課題】ところが上記した公報
の基板接続方式では、この場合には、接続孔の深さがフ
イールド絶縁膜（側壁分離絶縁領域及びその直下の埋込
絶縁体層を総称してフイールド絶縁膜ともいう）及び層
間絶縁膜の膜厚の和となり、この値は約１μｍ以上にも
なるので、この段差によって配線が段差切れし易いとい
う問題がある。
の基板接続方式では、この場合には、接続孔の深さがフ
イールド絶縁膜（側壁分離絶縁領域及びその直下の埋込
絶縁体層を総称してフイールド絶縁膜ともいう）及び層
間絶縁膜の膜厚の和となり、この値は約１μｍ以上にも
なるので、この段差によって配線が段差切れし易いとい
う問題がある。
【０００５】すなわち、ＳＯＩ構造の半導体装置では、
比較的厚い（薄いと基板間の寄生容量が大きくなってし
まう）埋込絶縁体層が存在するために少なくともその分
だけ従来より基板電位付与用の開口深さが増大してしま
い、必然的に基板電位付与用の配線の段差切れが生じ易
くなってしまう。本発明は上記問題点に鑑みなされたも
のであり、基板電位付与用の配線の段差切れが抑止可能
なＳＯＩ構造の半導体装置を提供することを、その目的
としている。
比較的厚い（薄いと基板間の寄生容量が大きくなってし
まう）埋込絶縁体層が存在するために少なくともその分
だけ従来より基板電位付与用の開口深さが増大してしま
い、必然的に基板電位付与用の配線の段差切れが生じ易
くなってしまう。本発明は上記問題点に鑑みなされたも
のであり、基板電位付与用の配線の段差切れが抑止可能
なＳＯＩ構造の半導体装置を提供することを、その目的
としている。
【０００６】
【課題を解決するための手段】第１発明の半導体装置
は、半導体基板上に埋込絶縁体層を挟んで配設されると
ともに側面が側壁分離絶縁領域に接する複数の単結晶島
状半導体領域と、前記島状半導体領域及び前記側壁分離
絶縁領域上に配設された層間絶縁膜と、前記層間絶縁膜
及び前記埋込絶縁体層に開口された接続孔と、前記層間
絶縁膜上に配設されるとともに前記接続孔に充填される
基板電位付与用の配線とを備える半導体装置において、
前記接続孔は、前記島状半導体領域及びその直下の埋込
絶縁体層に開口された外孔と、前記外孔に充填された前
記層間絶縁膜に開口された内孔とからなり、前記基板電
位付与用の配線は前記内孔を通じて前記基板に接続され
ることを特徴としている。
は、半導体基板上に埋込絶縁体層を挟んで配設されると
ともに側面が側壁分離絶縁領域に接する複数の単結晶島
状半導体領域と、前記島状半導体領域及び前記側壁分離
絶縁領域上に配設された層間絶縁膜と、前記層間絶縁膜
及び前記埋込絶縁体層に開口された接続孔と、前記層間
絶縁膜上に配設されるとともに前記接続孔に充填される
基板電位付与用の配線とを備える半導体装置において、
前記接続孔は、前記島状半導体領域及びその直下の埋込
絶縁体層に開口された外孔と、前記外孔に充填された前
記層間絶縁膜に開口された内孔とからなり、前記基板電
位付与用の配線は前記内孔を通じて前記基板に接続され
ることを特徴としている。
【０００７】第２発明の半導体装置は、半導体基板上に
埋込絶縁体層を挟んで配設されるとともに側面が側壁分
離絶縁領域に接する複数の単結晶島状半導体領域と、前
記島状半導体領域及び前記側壁分離絶縁領域上に配設さ
れた層間絶縁膜と、前記層間絶縁膜及び前記埋込絶縁体
層に開口された接続孔と、前記層間絶縁膜上に配設され
るとともに前記接続孔に充填される基板電位付与用の配
線とを備える半導体装置において、前記接続孔は、前記
側壁分離絶縁領域及びその直下の埋込絶縁体層に開口さ
れた外孔と、前記外孔に充填された前記層間絶縁膜に開
口された内孔とからなり、前記基板電位付与用の配線は
前記内孔を通じて前記基板に接続されることを特徴とし
ている。
埋込絶縁体層を挟んで配設されるとともに側面が側壁分
離絶縁領域に接する複数の単結晶島状半導体領域と、前
記島状半導体領域及び前記側壁分離絶縁領域上に配設さ
れた層間絶縁膜と、前記層間絶縁膜及び前記埋込絶縁体
層に開口された接続孔と、前記層間絶縁膜上に配設され
るとともに前記接続孔に充填される基板電位付与用の配
線とを備える半導体装置において、前記接続孔は、前記
側壁分離絶縁領域及びその直下の埋込絶縁体層に開口さ
れた外孔と、前記外孔に充填された前記層間絶縁膜に開
口された内孔とからなり、前記基板電位付与用の配線は
前記内孔を通じて前記基板に接続されることを特徴とし
ている。
【０００８】
【作用及び発明の効果】両発明はＳＯＩ半導体装置であ
って、各島状半導体領域の底面は埋込絶縁体層により、
その側面は側壁分離絶縁領域により絶縁分離されてい
る。島状半導体領域の表面に配設された配線は層間絶縁
膜により各島状半導体領域から絶縁分離される。
って、各島状半導体領域の底面は埋込絶縁体層により、
その側面は側壁分離絶縁領域により絶縁分離されてい
る。島状半導体領域の表面に配設された配線は層間絶縁
膜により各島状半導体領域から絶縁分離される。
【０００９】第１発明の半導体装置では、島状半導体領
域及びその直下の埋込絶縁体層に開口された外孔に充填
された層間絶縁膜を開口して内孔が形成され、基板電位
付与用の配線はこの内孔を通じて基板に接続される。第
２発明の半導体装置では、側壁分離絶縁領域及びその直
下の埋込絶縁体層に開口された外孔に充填された層間絶
縁膜を開口して内孔が形成され、基板電位付与用の配線
はこの内孔を通じて基板に接続される。
域及びその直下の埋込絶縁体層に開口された外孔に充填
された層間絶縁膜を開口して内孔が形成され、基板電位
付与用の配線はこの内孔を通じて基板に接続される。第
２発明の半導体装置では、側壁分離絶縁領域及びその直
下の埋込絶縁体層に開口された外孔に充填された層間絶
縁膜を開口して内孔が形成され、基板電位付与用の配線
はこの内孔を通じて基板に接続される。
【００１０】すなわちこれら両発明によれば、基板電位
付与用の接続孔を外孔及び内孔の２段開口により構成す
ることになるので、上記従来のＳＯＩ半導体装置におけ
る基板電位付与用の接続孔に比較して段差が格段に低減
され、その結果、配線の段差切れが防止できる。
付与用の接続孔を外孔及び内孔の２段開口により構成す
ることになるので、上記従来のＳＯＩ半導体装置におけ
る基板電位付与用の接続孔に比較して段差が格段に低減
され、その結果、配線の段差切れが防止できる。
【００１１】
（実施例１）図１に本発明の第１の実施例を示す。シリ
コン基板１上に埋め込み酸化膜（本発明でいう埋込絶縁
体層）２を介して単結晶シリコン層（本発明でいう単結
晶島状半導体領域、以下ＳＯＩ層ともいう）３が形成さ
れ、ＳＯＩ層３には、ゲート絶縁膜４、ゲート電極５、
層間絶縁膜６、配線７から成るＭＯＳＦＥＴが形成され
ている。ここでＭＯＳＦＥＴを形成しないＳＯＩ層（島
状半導体領域）３Ａの内側に形成された第１の接続孔
（本発明でいう外孔）８において層間絶縁膜６とシリコ
ン基板１とが接触している。さらに、第１の接続孔８の
内側に位置して層間絶縁膜６を開口して形成された第２
の接続孔（本発明でいう内孔）９において配線７Ａとシ
リコン基板１とが接触している。
コン基板１上に埋め込み酸化膜（本発明でいう埋込絶縁
体層）２を介して単結晶シリコン層（本発明でいう単結
晶島状半導体領域、以下ＳＯＩ層ともいう）３が形成さ
れ、ＳＯＩ層３には、ゲート絶縁膜４、ゲート電極５、
層間絶縁膜６、配線７から成るＭＯＳＦＥＴが形成され
ている。ここでＭＯＳＦＥＴを形成しないＳＯＩ層（島
状半導体領域）３Ａの内側に形成された第１の接続孔
（本発明でいう外孔）８において層間絶縁膜６とシリコ
ン基板１とが接触している。さらに、第１の接続孔８の
内側に位置して層間絶縁膜６を開口して形成された第２
の接続孔（本発明でいう内孔）９において配線７Ａとシ
リコン基板１とが接触している。
【００１２】このようにすれば、第１の接続孔８の段差
はｄ2 ＋ｄ3 となる。ｄ2 はＳＯＩ層３Ａの膜厚に相当
し通常１００ｎｍ以下であり、ｄ3 は埋め込み酸化膜２
の膜厚に相当し通常１００〜４００ｎｍ程度であるため
ｄ2 ＋ｄ3 の値は５００ｎｍ程度以下となり、本段差は
ＭＯＳＦＥＴのゲート電極による段差とほぼ同程度以下
となる。また、第１の接続孔８を形成後、その段差上に
形成される層間絶縁膜６のリフロー処理により、接続孔
８の段差上における層間絶縁膜６の表面の段差は緩和さ
れ、そ上に配設される配線７Ａの段差は大幅に緩和さ
れ、その段差切れが防止される。
はｄ2 ＋ｄ3 となる。ｄ2 はＳＯＩ層３Ａの膜厚に相当
し通常１００ｎｍ以下であり、ｄ3 は埋め込み酸化膜２
の膜厚に相当し通常１００〜４００ｎｍ程度であるため
ｄ2 ＋ｄ3 の値は５００ｎｍ程度以下となり、本段差は
ＭＯＳＦＥＴのゲート電極による段差とほぼ同程度以下
となる。また、第１の接続孔８を形成後、その段差上に
形成される層間絶縁膜６のリフロー処理により、接続孔
８の段差上における層間絶縁膜６の表面の段差は緩和さ
れ、そ上に配設される配線７Ａの段差は大幅に緩和さ
れ、その段差切れが防止される。
【００１３】次に、第２の接続孔９における段差ｄ1 は
層間絶縁膜６の膜厚による段差であり、ＭＯＳＦＥＴの
コンタクトホール１１における段差と全く同一形状とな
ることから、本段差において配線７Ａが断線することも
ない。以下図２〜図５を参照して、上記装置の製造工程
について説明する。まず図２に示すように、公知の方法
によりシリコン基板１上に埋め込み酸化膜２を介して単
結晶シリコン層を形成し、この単結晶シリコン層の所定
領域を例えばＬＯＣＯＳ酸化により側壁分離絶縁領域１
０を形成して、残りを単結晶シリコン層（島状半導体領
域）３、３Ａとし、ゲート絶縁膜４、ゲート電極５を順
次形成する。なお、埋め込み酸化膜２及びその直上の側
壁分離絶縁領域１０を素子分離絶縁膜（フィールド酸化
膜）１２と総称する。
層間絶縁膜６の膜厚による段差であり、ＭＯＳＦＥＴの
コンタクトホール１１における段差と全く同一形状とな
ることから、本段差において配線７Ａが断線することも
ない。以下図２〜図５を参照して、上記装置の製造工程
について説明する。まず図２に示すように、公知の方法
によりシリコン基板１上に埋め込み酸化膜２を介して単
結晶シリコン層を形成し、この単結晶シリコン層の所定
領域を例えばＬＯＣＯＳ酸化により側壁分離絶縁領域１
０を形成して、残りを単結晶シリコン層（島状半導体領
域）３、３Ａとし、ゲート絶縁膜４、ゲート電極５を順
次形成する。なお、埋め込み酸化膜２及びその直上の側
壁分離絶縁領域１０を素子分離絶縁膜（フィールド酸化
膜）１２と総称する。
【００１４】次に図３に示すように、第２の接続孔形成
予定領域を含み、しかもこの予定領域よりも広範囲の単
結晶シリコン層３Ａ及び埋め込み酸化膜２を通常のフォ
トリソグラフィ及びエッチング技術によりエッチング除
去することにより、第１の接続孔８を形成してシリコン
基板１の表面を露出させる。その後、本図中には示さな
いものの、ゲート電極用の側壁形成を行った場合には第
１の接続孔８による段差部にも同時に側壁が形成され
る。
予定領域を含み、しかもこの予定領域よりも広範囲の単
結晶シリコン層３Ａ及び埋め込み酸化膜２を通常のフォ
トリソグラフィ及びエッチング技術によりエッチング除
去することにより、第１の接続孔８を形成してシリコン
基板１の表面を露出させる。その後、本図中には示さな
いものの、ゲート電極用の側壁形成を行った場合には第
１の接続孔８による段差部にも同時に側壁が形成され
る。
【００１５】次に図４に示すように、単結晶シリコン層
３に形成する基板と同一導電型のＭＯＳＦＥＴのソース
・ドレインを形成する不純物１３′をイオン注入する際
に、上記第１の接続孔８によって露出されたシリコン基
板１の表面にも同時に不純物１３′をイオン注入して、
ソース・ドレイン領域１３及び高濃度不純物領域１４を
形成する。この時、ソース・ドレイン領域１３の表面に
薄い酸化膜が形成されている場合には、第１の接続孔８
により露出されたシリコン基板１の表面部分にも同様に
酸化膜が形成されている。
３に形成する基板と同一導電型のＭＯＳＦＥＴのソース
・ドレインを形成する不純物１３′をイオン注入する際
に、上記第１の接続孔８によって露出されたシリコン基
板１の表面にも同時に不純物１３′をイオン注入して、
ソース・ドレイン領域１３及び高濃度不純物領域１４を
形成する。この時、ソース・ドレイン領域１３の表面に
薄い酸化膜が形成されている場合には、第１の接続孔８
により露出されたシリコン基板１の表面部分にも同様に
酸化膜が形成されている。
【００１６】次に図５に示すように、層間絶縁膜６を形
成してから熱処理を行うことにより層間絶縁膜６をリフ
ローして表面をなだらかにするとともにＭＯＳＦＥＴの
ソース・ドレイン領域１３及び高濃度不純物１４にイオ
ン注入された不純物１３′を活性化する。その後、単結
晶シリコン層３にコンタクトホール１１を形成すると同
時に、第１の接続孔８の内側に第２の接続孔９を形成し
て再びシリコン基板１の表面を露出させる。したがっ
て、層間絶縁膜６はリンガラスなどが用いられることが
好ましいがＣＶＤシリコン酸化膜などでもよい。
成してから熱処理を行うことにより層間絶縁膜６をリフ
ローして表面をなだらかにするとともにＭＯＳＦＥＴの
ソース・ドレイン領域１３及び高濃度不純物１４にイオ
ン注入された不純物１３′を活性化する。その後、単結
晶シリコン層３にコンタクトホール１１を形成すると同
時に、第１の接続孔８の内側に第２の接続孔９を形成し
て再びシリコン基板１の表面を露出させる。したがっ
て、層間絶縁膜６はリンガラスなどが用いられることが
好ましいがＣＶＤシリコン酸化膜などでもよい。
【００１７】次に図１に示すように、配線７、７Ａを形
成することにより図１に示す構造が完成する。本実施例
によれば、ＳＯＩ構造を有する半導体装置において層間
絶縁膜上の基板電位付与用の配線を基板に接続するため
の接続孔に複数の段差を与えたので、配線の断線を防止
することができる。
成することにより図１に示す構造が完成する。本実施例
によれば、ＳＯＩ構造を有する半導体装置において層間
絶縁膜上の基板電位付与用の配線を基板に接続するため
の接続孔に複数の段差を与えたので、配線の断線を防止
することができる。
【００１８】また、電気的に良好にコンタクトを形成す
る為には配線と接触する基板表面部分に高濃度に不純物
をドーピングする必要があるが、本実施例によれば、こ
のドーピングをＭＯＳＦＥＴのソース・ドレイン等の不
純物ドーピング工程で同時に行うので、製造工程を簡略
化することができる。 （実施例２）本発明の第２の実施例を図６を参照して説
明する。
る為には配線と接触する基板表面部分に高濃度に不純物
をドーピングする必要があるが、本実施例によれば、こ
のドーピングをＭＯＳＦＥＴのソース・ドレイン等の不
純物ドーピング工程で同時に行うので、製造工程を簡略
化することができる。 （実施例２）本発明の第２の実施例を図６を参照して説
明する。
【００１９】この実施例では、埋込絶縁体層２と、埋込
絶縁体層２上の単結晶シリコン層をＬＯＣＯＳ酸化して
形成された側壁分離絶縁領域１０とからなる素子分離絶
縁膜（フィールド酸化膜）１２を開口して第１の接続孔
８Ａを形成する点が、第１の実施例と異なっている。本
実施例における第１の接続孔８Ａにおける段差ｄｄ2 は
素子分離絶縁膜１２の膜厚（ｄｄ2 ）に相当するが、ｄ
ｄ2 の値を小さくすることはゲート電極配線の寄生容量
が大きくなり、素子の動作速度が遅くなり、消費電力が
増加する等の問題を招き、ｄｄ2 の値を上記ｄ2 ＋ｄ3
の値よりも小さくすることはできない。従ってこの実施
例の第１の接続孔８Ａによる段差は、第１の実施例の第
１の接続孔８による段差よりも大きくなる。しかし、図
７に示した従来構造の接続孔の段差は素子分離絶縁膜１
２（埋込絶縁体層２及び側壁分離絶縁領域１０）の膜厚
（Ｄ2 ）と層間絶縁膜６の膜厚（Ｄ1 ）との和となるこ
とを考えれば、格段の段差低減を実現することができ、
断線を防止することができる。
絶縁体層２上の単結晶シリコン層をＬＯＣＯＳ酸化して
形成された側壁分離絶縁領域１０とからなる素子分離絶
縁膜（フィールド酸化膜）１２を開口して第１の接続孔
８Ａを形成する点が、第１の実施例と異なっている。本
実施例における第１の接続孔８Ａにおける段差ｄｄ2 は
素子分離絶縁膜１２の膜厚（ｄｄ2 ）に相当するが、ｄ
ｄ2 の値を小さくすることはゲート電極配線の寄生容量
が大きくなり、素子の動作速度が遅くなり、消費電力が
増加する等の問題を招き、ｄｄ2 の値を上記ｄ2 ＋ｄ3
の値よりも小さくすることはできない。従ってこの実施
例の第１の接続孔８Ａによる段差は、第１の実施例の第
１の接続孔８による段差よりも大きくなる。しかし、図
７に示した従来構造の接続孔の段差は素子分離絶縁膜１
２（埋込絶縁体層２及び側壁分離絶縁領域１０）の膜厚
（Ｄ2 ）と層間絶縁膜６の膜厚（Ｄ1 ）との和となるこ
とを考えれば、格段の段差低減を実現することができ、
断線を防止することができる。
【図１】本発明の一実施例を示す断面図である。
【図２】図１の半導体装置の製造工程を示す断面図であ
る。
る。
【図３】図１の半導体装置の製造工程を示す断面図であ
る。
る。
【図４】図１の半導体装置の製造工程を示す断面図であ
る。
る。
【図５】図１の半導体装置の製造工程を示す断面図であ
る。
る。
【図６】本発明の他実施例を示す断面図である。
【図７】従来の装置構造を示す断面図である。
１はシリコン基板（半導体基板）、２は埋め込み酸化膜
（埋込絶縁体層）、３Ａは多結晶シリコン層（島状半導
体領域）、６は層間絶縁膜、７Ａは配線、８は第１の接
続孔（外孔）、９は第２の接続孔（内孔）、１２は素子
分離絶縁領域（側壁分離絶縁領域及びその直下の埋込絶
縁体層）。
（埋込絶縁体層）、３Ａは多結晶シリコン層（島状半導
体領域）、６は層間絶縁膜、７Ａは配線、８は第１の接
続孔（外孔）、９は第２の接続孔（内孔）、１２は素子
分離絶縁領域（側壁分離絶縁領域及びその直下の埋込絶
縁体層）。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/822 H01L 27/04 H01L 27/12
Claims (2)
- 【請求項１】半導体基板上に埋込絶縁体層を挟んで配設
されるとともに側面が側壁分離絶縁領域に接する複数の
単結晶島状半導体領域と、前記島状半導体領域及び前記
側壁分離絶縁領域上に配設された層間絶縁膜と、前記層
間絶縁膜及び前記埋込絶縁体層に開口された接続孔と、
前記層間絶縁膜上に配設されるとともに前記接続孔に充
填される基板電位付与用の配線とを備える半導体装置に
おいて、 前記接続孔は、前記島状半導体領域及びその直下の埋込
絶縁体層に開口された外孔と、前記外孔に充填された前
記層間絶縁膜に開口された内孔とからなり、 前記基板電位付与用の配線は前記内孔を通じて前記基板
に接続されることを特徴とする半導体装置。 - 【請求項２】半導体基板上に埋込絶縁体層を挟んで配設
されるとともに側面が側壁分離絶縁領域に接する複数の
単結晶島状半導体領域と、前記島状半導体領域及び前記
側壁分離絶縁領域上に配設された層間絶縁膜と、前記層
間絶縁膜及び前記埋込絶縁体層に開口された接続孔と、
前記層間絶縁膜上に配設されるとともに前記接続孔に充
填される基板電位付与用の配線とを備える半導体装置に
おいて、 前記接続孔は、前記側壁分離絶縁領域及びその直下の埋
込絶縁体層に開口された外孔と、前記外孔に充填された
前記層間絶縁膜に開口された内孔とからなり、 前記基板電位付与用の配線は前記内孔を通じて前記基板
に接続されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32282393A JP3264402B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32282393A JP3264402B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176751A JPH07176751A (ja) | 1995-07-14 |
| JP3264402B2 true JP3264402B2 (ja) | 2002-03-11 |
Family
ID=18148012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32282393A Expired - Lifetime JP3264402B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3264402B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1993
- 1993-12-21 JP JP32282393A patent/JP3264402B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07176751A (ja) | 1995-07-14 |
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