JPH05120201A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH05120201A JPH05120201A JP3277888A JP27788891A JPH05120201A JP H05120201 A JPH05120201 A JP H05120201A JP 3277888 A JP3277888 A JP 3277888A JP 27788891 A JP27788891 A JP 27788891A JP H05120201 A JPH05120201 A JP H05120201A
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Abstract
(57)【要約】
【目的】 データの転送方向を規定する双方向バッファ
を有するデータ処理装置において、ダイレクト・メモリ
・アクセスによりデータの転送を行う場合に、双方向バ
ッファの出力とメモリの出力との衝突を避けることを目
的とする。 【構成】 ＣＰＵの制御により、双方向バッファのデー
タ転送方向を設定した後、ダイレクト・メモリ・アクセ
スを開始させるため、ＣＰＵの命令により双方向バッフ
ァのデータ転送方向を設定し、ダイレクト・メモリー・
アクセス動作中は設定されているデータ転送方向を固定
する転送方向設定レジスタ４を設ける。これにより、ダ
イレクト・メモリ・アクセス・コントローラによって双
方向バッファのデータ転送方向を制御する場合に起こり
得る、双方向バッファの出力とメモリの出力との衝突を
避け、ダイレクト・メモリー・アクセス動作の開始以前
に双方向バッファのデータ転送方向を設定することが可
能となる。
を有するデータ処理装置において、ダイレクト・メモリ
・アクセスによりデータの転送を行う場合に、双方向バ
ッファの出力とメモリの出力との衝突を避けることを目
的とする。 【構成】 ＣＰＵの制御により、双方向バッファのデー
タ転送方向を設定した後、ダイレクト・メモリ・アクセ
スを開始させるため、ＣＰＵの命令により双方向バッフ
ァのデータ転送方向を設定し、ダイレクト・メモリー・
アクセス動作中は設定されているデータ転送方向を固定
する転送方向設定レジスタ４を設ける。これにより、ダ
イレクト・メモリ・アクセス・コントローラによって双
方向バッファのデータ転送方向を制御する場合に起こり
得る、双方向バッファの出力とメモリの出力との衝突を
避け、ダイレクト・メモリー・アクセス動作の開始以前
に双方向バッファのデータ転送方向を設定することが可
能となる。
Description
【０００１】
【産業上の利用分野】本発明はＤＭＡを用いるデータ処
理装置に関するものである。
理装置に関するものである。
【０００２】
【従来の技術】従来、コンピュータ装置を初めとした多
くのデータ処理装置にＤＭＡが用いられてきた。メモリ
とＩ／Ｏ部との間でＤＭＡの動作が行われる場合を簡単
に図３を用いて説明する。
くのデータ処理装置にＤＭＡが用いられてきた。メモリ
とＩ／Ｏ部との間でＤＭＡの動作が行われる場合を簡単
に図３を用いて説明する。
【０００３】１はＤＭＡコントローラ（以下、ＤＭＡＣ
と呼ぶ）、２はアドレス・バス、３はデータ・バス、５
はアドレスデコーダ、６はメモリ、７はＩ／Ｏ部、８、
９は双方向の第１バッファおよび第２バッファ、１４は
ＤＭＡ要求信号、１５はＤＭＡ許可信号、１７はメモリ
・ライト・コマンド信号、１８はメモリ・リード・コマ
ンド信号、１９はＩ／Ｏ・ライト・コマンド信号、２０
はＩ／Ｏ・リードコマンド信号、１０はメモリ６が接続
するバス、１１はＩ／Ｏ部７が接続するバス、２９はＣ
ＰＵである。
と呼ぶ）、２はアドレス・バス、３はデータ・バス、５
はアドレスデコーダ、６はメモリ、７はＩ／Ｏ部、８、
９は双方向の第１バッファおよび第２バッファ、１４は
ＤＭＡ要求信号、１５はＤＭＡ許可信号、１７はメモリ
・ライト・コマンド信号、１８はメモリ・リード・コマ
ンド信号、１９はＩ／Ｏ・ライト・コマンド信号、２０
はＩ／Ｏ・リードコマンド信号、１０はメモリ６が接続
するバス、１１はＩ／Ｏ部７が接続するバス、２９はＣ
ＰＵである。
【０００４】メモリ６からＩ／Ｏ部７へデータを送信す
る場合を考える。まずＣＰＵからＩ／Ｏ部へＤＭＡ準備
命令２７が出されるとそれ以降のＤＭＡ動作はＩ／Ｏ部
の要求に従いＤＭＡＣにより制御される。外部からデー
タがＩ／Ｏ部に入りＩ／Ｏ部７がＤＭＡ要求信号１４に
よりＤＭＡＣ１にＤＭＡ要求を出すと、ＤＭＡＣ１は信
号２８によりＣＰＵをホールドさせ、アドレスバス２に
アドレスを出力し、ＤＭＡ許可信号１５によりＩ／Ｏ部
７にＤＭＡ許可を伝え、ＤＭＡサイクルを開始する。Ｄ
ＭＡ許可信号１５によりＩ／Ｏ部７と第２のバッファ９
はイネーブル状態となり、アドレスバス２に出力された
アドレスがメモリ６のエリアである時はアドレスデコー
ダ５によりメモリ６のイネーブル信号１６が出力され、
メモリ６と第１バッファ８がイネーブル状態となる。こ
こで、ＤＭＡ許可信号１５およびイネーブル信号１６が
出力される以前はデータバス３とバス１０間およびバス
３とバス１１間は電気的に接続されていない状態つまり
切断された状態にある。メモリ・リード・コマンド信号
１８とＩ／Ｏ・ライト・コマンド信号１９が出力され、
メモリ６より読み出されるデータが、バス１０、データ
バス３、バス１１を通ってＩ／Ｏ部７に書き込まれる。
る場合を考える。まずＣＰＵからＩ／Ｏ部へＤＭＡ準備
命令２７が出されるとそれ以降のＤＭＡ動作はＩ／Ｏ部
の要求に従いＤＭＡＣにより制御される。外部からデー
タがＩ／Ｏ部に入りＩ／Ｏ部７がＤＭＡ要求信号１４に
よりＤＭＡＣ１にＤＭＡ要求を出すと、ＤＭＡＣ１は信
号２８によりＣＰＵをホールドさせ、アドレスバス２に
アドレスを出力し、ＤＭＡ許可信号１５によりＩ／Ｏ部
７にＤＭＡ許可を伝え、ＤＭＡサイクルを開始する。Ｄ
ＭＡ許可信号１５によりＩ／Ｏ部７と第２のバッファ９
はイネーブル状態となり、アドレスバス２に出力された
アドレスがメモリ６のエリアである時はアドレスデコー
ダ５によりメモリ６のイネーブル信号１６が出力され、
メモリ６と第１バッファ８がイネーブル状態となる。こ
こで、ＤＭＡ許可信号１５およびイネーブル信号１６が
出力される以前はデータバス３とバス１０間およびバス
３とバス１１間は電気的に接続されていない状態つまり
切断された状態にある。メモリ・リード・コマンド信号
１８とＩ／Ｏ・ライト・コマンド信号１９が出力され、
メモリ６より読み出されるデータが、バス１０、データ
バス３、バス１１を通ってＩ／Ｏ部７に書き込まれる。
【０００５】第１のバッファ８の方向はメモリ・リード
・コマンド信号１８によりメモリ・リード時にはバス１
０からデータバス３の方向に、それ以外の時はデータバ
ス３からバス１０の方向に設定され、第２のバッファ９
の方向はＩ／Ｏ・リード・コマンド信号２０によりＩ／
Ｏ・リード時にはバス１１からデータバス３の方向に、
それ以外の時はデータバス３からバス１１の方向に設定
される。
・コマンド信号１８によりメモリ・リード時にはバス１
０からデータバス３の方向に、それ以外の時はデータバ
ス３からバス１０の方向に設定され、第２のバッファ９
の方向はＩ／Ｏ・リード・コマンド信号２０によりＩ／
Ｏ・リード時にはバス１１からデータバス３の方向に、
それ以外の時はデータバス３からバス１１の方向に設定
される。
【０００６】
【発明が解決しようとしている課題】前記のように第１
のバッファ８または第２のバッファ９の方向をメモリ・
リード・コマンド信号１８またはＩ／Ｏ・リード・コマ
ンド信号２０で設定する場合、以下のような欠点があっ
た。
のバッファ８または第２のバッファ９の方向をメモリ・
リード・コマンド信号１８またはＩ／Ｏ・リード・コマ
ンド信号２０で設定する場合、以下のような欠点があっ
た。
【０００７】図４は、メモリ６からデータが読み出され
る時のタイミングを示した波形であり、第１のバッファ
８の出力方向はバス１０の側であるとする。４１はアド
レスバス２に出力されたアドレスの波形、４２はメモリ
６のイネーブル信号１６の波形（アクティブ・ロウ）、
４３はメモリ・リード・コマンド信号１８の波形（アク
ティブ・ロウ）、４４はメモリ６がバス１０へ出力する
データの波形、４５は第１のバッファ８がバス１０へ出
力するデータの波形であり、破線部はハイ・インピーダ
ンス、斜線部はデータが未確定であることを示してい
る。図５は、図４に示した出力波形と異なった波形を出
力するメモリとバッファを用いた例である。図６は、メ
モリ６およびバッファ８の出力端子の図である。図７
は、メモリ６とバッファ８の出力端子の結合図であり、
Ｔｒ１、Ｔｒ２はメモリ６側の出力端子であり、Ｔｒ
３、Ｔｒ４はバッファ８側の出力端子である。
る時のタイミングを示した波形であり、第１のバッファ
８の出力方向はバス１０の側であるとする。４１はアド
レスバス２に出力されたアドレスの波形、４２はメモリ
６のイネーブル信号１６の波形（アクティブ・ロウ）、
４３はメモリ・リード・コマンド信号１８の波形（アク
ティブ・ロウ）、４４はメモリ６がバス１０へ出力する
データの波形、４５は第１のバッファ８がバス１０へ出
力するデータの波形であり、破線部はハイ・インピーダ
ンス、斜線部はデータが未確定であることを示してい
る。図５は、図４に示した出力波形と異なった波形を出
力するメモリとバッファを用いた例である。図６は、メ
モリ６およびバッファ８の出力端子の図である。図７
は、メモリ６とバッファ８の出力端子の結合図であり、
Ｔｒ１、Ｔｒ２はメモリ６側の出力端子であり、Ｔｒ
３、Ｔｒ４はバッファ８側の出力端子である。
【０００８】今、１００番地のデータを読み出すとす
る。１００番地のアドレスがメモリ６のエリアに該当す
る時、アドレスデコーダ５によってイネーブル信号１６
はロウとなり、第１のバッファ８がイネーブルとなる。
しかし、この時はメモリ・リード・コマンド信号１８が
ハイなので、第１のバッファ８の出力方向はバス１０側
に設定されており、バス１０へ出力する方向に出力端子
が開く。その様子を図８に示す。図８の（ａ）、（ｂ）
の様に、メモリ６側のＴｒ１、Ｔｒ２は共にオフであ
る。その後メモリ・リード・コマンド信号がアクティブ
（波形４３がロウ）になるので、第１のバッファ８は出
力する方向が変わり、バス１０の側はハイ・インピーダ
ンスとなる。このとき、メモリ６側およびバッファ８側
の出力端子は共に閉じるため、Ｔｒ１、Ｔｒ２、Ｔｒ
３、Ｔｒ４全てがオフになる。さらにその後、メモリ６
側の出力端子が開き、メモリ６はバス１０にデータの出
力を始める。このときの出力端子の状態を図９の
（ａ）、（ｂ）に表す。ところが、設計変更等でメモリ
ー６あるいはバッファ８のタイミングが変更されたと
き、メモリ６およびバッファ８の素子の特性によって
は、図５のｔ１３に示す期間だけ両者の出力が競合しぶ
つかり合う可能性がある。通常はこの様な出力の競合を
避ける様に設計するが、素子の選び方を変えるたびにタ
イミングを調べなければならず、また、数人で設計、変
更を行う場合にも見落とし等により出力の競合が起こり
得る。この競合が発生すると、図１０に例示する様に、
メモリ６または第１のバッファ８の出力端子に過電流Ｉ
が生じ、その結果メモリ６あるいはバッファ８の端子出
力の素子が破壊されるという危険性がある。
る。１００番地のアドレスがメモリ６のエリアに該当す
る時、アドレスデコーダ５によってイネーブル信号１６
はロウとなり、第１のバッファ８がイネーブルとなる。
しかし、この時はメモリ・リード・コマンド信号１８が
ハイなので、第１のバッファ８の出力方向はバス１０側
に設定されており、バス１０へ出力する方向に出力端子
が開く。その様子を図８に示す。図８の（ａ）、（ｂ）
の様に、メモリ６側のＴｒ１、Ｔｒ２は共にオフであ
る。その後メモリ・リード・コマンド信号がアクティブ
（波形４３がロウ）になるので、第１のバッファ８は出
力する方向が変わり、バス１０の側はハイ・インピーダ
ンスとなる。このとき、メモリ６側およびバッファ８側
の出力端子は共に閉じるため、Ｔｒ１、Ｔｒ２、Ｔｒ
３、Ｔｒ４全てがオフになる。さらにその後、メモリ６
側の出力端子が開き、メモリ６はバス１０にデータの出
力を始める。このときの出力端子の状態を図９の
（ａ）、（ｂ）に表す。ところが、設計変更等でメモリ
ー６あるいはバッファ８のタイミングが変更されたと
き、メモリ６およびバッファ８の素子の特性によって
は、図５のｔ１３に示す期間だけ両者の出力が競合しぶ
つかり合う可能性がある。通常はこの様な出力の競合を
避ける様に設計するが、素子の選び方を変えるたびにタ
イミングを調べなければならず、また、数人で設計、変
更を行う場合にも見落とし等により出力の競合が起こり
得る。この競合が発生すると、図１０に例示する様に、
メモリ６または第１のバッファ８の出力端子に過電流Ｉ
が生じ、その結果メモリ６あるいはバッファ８の端子出
力の素子が破壊されるという危険性がある。
【０００９】この問題は、メモリ・リード・コマンド信
号１８がアクティブになる前に第１のバッファ８の出力
方向が決定していれば回避できるのであるが、ＤＭＡ動
作中はＣＰＵは動作状態にないためバッファ８およびバ
ッファ９の送信方向を制御できない。また、一般に、Ｃ
ＰＵがアクセスする場合と異なり、ＤＭＡＣはバッファ
の送信方向を決定できるような信号を出力しないことが
多いため、上記の欠点を解消することは困難であった。
号１８がアクティブになる前に第１のバッファ８の出力
方向が決定していれば回避できるのであるが、ＤＭＡ動
作中はＣＰＵは動作状態にないためバッファ８およびバ
ッファ９の送信方向を制御できない。また、一般に、Ｃ
ＰＵがアクセスする場合と異なり、ＤＭＡＣはバッファ
の送信方向を決定できるような信号を出力しないことが
多いため、上記の欠点を解消することは困難であった。
【００１０】
【課題を解決するための手段】本発明によれば、ＤＭＡ
転送時に第１のバッファと第２のバッファの転送方向を
あらかじめ決定する転送方向設定手段を持つことによ
り、第１のバッファおよび第２のバッファの出力方向を
あらかじめ決定するようにしたものである。
転送時に第１のバッファと第２のバッファの転送方向を
あらかじめ決定する転送方向設定手段を持つことによ
り、第１のバッファおよび第２のバッファの出力方向を
あらかじめ決定するようにしたものである。
【００１１】
【実施例】実施例として、ファクシミリ装置における画
像データ等の記憶メモリのＤＭＡ動作を説明する。
像データ等の記憶メモリのＤＭＡ動作を説明する。
【００１２】図１は本発明の実施例を示したブロック図
であり、４は転送方向設定レジスタ、１２は第１のバッ
ファ８の出力方向を決める信号、１３は第２のバッファ
９の出力方向を決める信号である。また、図２はメモリ
６からデータが読み出される時のタイミングを示した波
形であり、２１はアドレスバス２に出力されたアドレス
の波形、２２はメモリ６のイネーブル信号１６の波形
（アクティブ・ロウ）、２３はメモリ・リード・コマン
ド信号１８の波形（アクティブ・ロウ）、２４はメモリ
６がバス１０へ出力するデータの波形、２５は第１バッ
ファ８の出力方向を決める信号１２の波形、２６は第１
のバッファ８がバス１０へ出力するデータの波形であ
り、破線部はハイ・インピーダンス、斜線部はデータが
未確定定であることを示している。従来の技術の説明と
同様に、ＤＭＡによりメモリ６からＩ／Ｏ部７へデータ
を転送する場合について説明する。
であり、４は転送方向設定レジスタ、１２は第１のバッ
ファ８の出力方向を決める信号、１３は第２のバッファ
９の出力方向を決める信号である。また、図２はメモリ
６からデータが読み出される時のタイミングを示した波
形であり、２１はアドレスバス２に出力されたアドレス
の波形、２２はメモリ６のイネーブル信号１６の波形
（アクティブ・ロウ）、２３はメモリ・リード・コマン
ド信号１８の波形（アクティブ・ロウ）、２４はメモリ
６がバス１０へ出力するデータの波形、２５は第１バッ
ファ８の出力方向を決める信号１２の波形、２６は第１
のバッファ８がバス１０へ出力するデータの波形であ
り、破線部はハイ・インピーダンス、斜線部はデータが
未確定定であることを示している。従来の技術の説明と
同様に、ＤＭＡによりメモリ６からＩ／Ｏ部７へデータ
を転送する場合について説明する。
【００１３】ＤＭＡを実行する前に、ＤＭＡ転送の方向
（メモリ６からＩ／Ｏ部７へ、またはＩ／Ｏ部７からメ
モリ６へ）を予め定め、ＣＰＵ２９よりデータバス３を
介して転送方向設定レジスタ４にデータを書き込む。転
送方向のデータが書き込まれた転送方向設定レジスタ４
は、２５に示したような第１のバッファ８の出力方向を
決める信号１２を出力し、これを反転した信号が１３と
なり、第２のバッファ９の出力方向を決める。ここで２
５がロウの時、第１のバッファ８の出力方向はデータバ
ス３側であるとする。
（メモリ６からＩ／Ｏ部７へ、またはＩ／Ｏ部７からメ
モリ６へ）を予め定め、ＣＰＵ２９よりデータバス３を
介して転送方向設定レジスタ４にデータを書き込む。転
送方向のデータが書き込まれた転送方向設定レジスタ４
は、２５に示したような第１のバッファ８の出力方向を
決める信号１２を出力し、これを反転した信号が１３と
なり、第２のバッファ９の出力方向を決める。ここで２
５がロウの時、第１のバッファ８の出力方向はデータバ
ス３側であるとする。
【００１４】そして、Ｉ／Ｏ部７がＤＭＡ要求信号１４
によりＤＭＡＣ１にＤＭＡ要求を出すと、ＤＭＡＣ１は
信号２８によりＣＰＵをホールドさせ、アドレスバス２
ヘ２１に示すアドレスを出力し、ＤＭＡ許可信号１５に
よりＩ／Ｏ部７にＤＭＡ許可を伝え、ＤＭＡサイクルを
開始する。ＤＭＡ許可信号１５によりＩ／Ｏ部７と第２
のバッファ９はイネーブル状態となり、アドレスバス２
に出力されたアドレスがメモリ６のエリアである時は、
アドレスデコーダ５により２２に示すメモリ６のイネー
ブル信号１６が出力され、メモリ６と第１のバッファ８
がイネーブル状態となる。しかし、この時より十分以前
に第１のバッファ８の出力方向は信号１２により決めら
れているため、２６に示すように、メモリ６のイネーブ
ル信号１６がアクティブ（２２がロウ）になっても第１
のバッファ８はバス１０側にデータを出力することはな
い。同様に第２のバッファ９の出力方向も、１３により
すでにバス１１側に決定している。
によりＤＭＡＣ１にＤＭＡ要求を出すと、ＤＭＡＣ１は
信号２８によりＣＰＵをホールドさせ、アドレスバス２
ヘ２１に示すアドレスを出力し、ＤＭＡ許可信号１５に
よりＩ／Ｏ部７にＤＭＡ許可を伝え、ＤＭＡサイクルを
開始する。ＤＭＡ許可信号１５によりＩ／Ｏ部７と第２
のバッファ９はイネーブル状態となり、アドレスバス２
に出力されたアドレスがメモリ６のエリアである時は、
アドレスデコーダ５により２２に示すメモリ６のイネー
ブル信号１６が出力され、メモリ６と第１のバッファ８
がイネーブル状態となる。しかし、この時より十分以前
に第１のバッファ８の出力方向は信号１２により決めら
れているため、２６に示すように、メモリ６のイネーブ
ル信号１６がアクティブ（２２がロウ）になっても第１
のバッファ８はバス１０側にデータを出力することはな
い。同様に第２のバッファ９の出力方向も、１３により
すでにバス１１側に決定している。
【００１５】この後ＤＭＡＣ１により２３に示すメモリ
・リード・コマンド信号１８とＩ／Ｏ・ライト・コマン
ド信号１９が出力される。メモリー・リード・コマンド
信号１８がアクティブに（２３がロウに）なると、２４
に示すようにメモリ６はデータの出力を始めるが、この
時第１のバッファ８はバス１０の方向にデータを出力す
ることはないため、バス１０上でデータの競合は起こっ
ていない。そして、メモリ６より読み出されるデータ
が、バス１０、第１のバッファ８、データバス３、第２
のバッファ９、バス１１を通ってＩ／Ｏ部７に書き込ま
れることによってＤＭＡが行われる。
・リード・コマンド信号１８とＩ／Ｏ・ライト・コマン
ド信号１９が出力される。メモリー・リード・コマンド
信号１８がアクティブに（２３がロウに）なると、２４
に示すようにメモリ６はデータの出力を始めるが、この
時第１のバッファ８はバス１０の方向にデータを出力す
ることはないため、バス１０上でデータの競合は起こっ
ていない。そして、メモリ６より読み出されるデータ
が、バス１０、第１のバッファ８、データバス３、第２
のバッファ９、バス１１を通ってＩ／Ｏ部７に書き込ま
れることによってＤＭＡが行われる。
【００１６】また、Ｉ／Ｏ部７からメモリー６へのデー
タ転送についても同様に、予め第１のバッファ８および
第２のバッファ９の出力方向を決定した上で行われる。
タ転送についても同様に、予め第１のバッファ８および
第２のバッファ９の出力方向を決定した上で行われる。
【００１７】ここでは、ファクシミリ装置におけるＤＭ
Ａ動作について説明したが、この方法はコンピュータな
どのようにＤＭＡを使用する他のデータ処理装置にも有
効であるので特にファクシミリ装置に限定されるもので
はない。
Ａ動作について説明したが、この方法はコンピュータな
どのようにＤＭＡを使用する他のデータ処理装置にも有
効であるので特にファクシミリ装置に限定されるもので
はない。
【００１８】［他の実施例］前記実施例では、転送方向
設定手段としてレジスタを用いたが、ＤＭＡ転送の方向
が固定的である場合は、図１１に示すようにスイッチ３
０とプルアップ抵抗３１を用いて、オペレータがマニュ
アルで設定しても良い。
設定手段としてレジスタを用いたが、ＤＭＡ転送の方向
が固定的である場合は、図１１に示すようにスイッチ３
０とプルアップ抵抗３１を用いて、オペレータがマニュ
アルで設定しても良い。
【００１９】また、図１２に示したように、第１のメモ
リ３２と第２のメモリ３３との間でＤＭＡ転送を行う場
合は、６３は第１のメモリ３２のイネーブル信号、６４
は第２のメモリ３３のイネーブル信号であるが、前記実
施例の場合と同様に、転送方向設定レジスタ４により、
第１及び第２のバッファ８、９の出力方向をあらかじめ
設定することができる。
リ３２と第２のメモリ３３との間でＤＭＡ転送を行う場
合は、６３は第１のメモリ３２のイネーブル信号、６４
は第２のメモリ３３のイネーブル信号であるが、前記実
施例の場合と同様に、転送方向設定レジスタ４により、
第１及び第２のバッファ８、９の出力方向をあらかじめ
設定することができる。
【００２０】
【発明の効果】以上説明したように、第１のバッファお
よび第２のバッファの出力方向をあらかじめ決定するよ
うにしたことにより、メモリやバッファなどの素子が破
壊されるという危険を防ぐ、という効果がある。また、
設計上においてもメモリやバッファの素子の特性による
タイミングの違いを気にすることなく設計・変更ができ
るという利点がある。
よび第２のバッファの出力方向をあらかじめ決定するよ
うにしたことにより、メモリやバッファなどの素子が破
壊されるという危険を防ぐ、という効果がある。また、
設計上においてもメモリやバッファの素子の特性による
タイミングの違いを気にすることなく設計・変更ができ
るという利点がある。
【図１】本発明を実施した装置のブロック図である。
【図２】実施例での主要な信号の波形である。
【図３】バッファの出力方向をＤＭＡＣで決定する装置
のブロック図である。
のブロック図である。
【図４】バッファの出力方向をＤＭＡＣで決定する装置
の主要な信号の波形である。
の主要な信号の波形である。
【図５】メモリおよびバッファの出力端子である。
【図６】メモリとバッファの出力端子の結合図である。
【図７】メモリとバッファの出力端子のスイッチング動
作を示す図である。
作を示す図である。
【図８】メモリとバッファの出力端子のスイッチング動
作を示す図である。
作を示す図である。
【図９】メモリとバッファの出力端子のスイッチング動
作を示す図である。
作を示す図である。
【図１０】メモリとバッファの出力端子の短絡の様子を
示す図である。
示す図である。
【図１１】他の実施例のブロック図である。
【図１２】他の実施例のブロック図である。
１ ダイレクト・メモリ・アクセス・コントローラ ２ アドレスバス ３ データバス ４ 転送方向設定レジスタ ５ アドレス・デコーダ ６ メモリ ７ Ｉ／Ｏ部 ８ 第１のバッファ ９ 第２のバッファ １０ データバス １１ データバス １２ 第１バッファ８の出力方向を決める信号 １３ 第２バッファ９の出力方向を決める信号 １４ ＤＭＡ要求信号 １５ ＤＭＡ許可信号 １６ メモリ６のイネーブル信号 １７ メモリ・ライト・コマンド信号 １８ メモリ・リード・コマンド信号 １９ Ｉ／Ｏ・ライト・コマンド信号 ２０ Ｉ／Ｏ・リード・コマンド信号 ２１ アドレス・バス２上のアドレス信号波形 ２２ メモリ６のイネーブル信号１６の波形 ２３ メモリ・リード・コマンド信号１８の波形 ２４ メモリ６の出力データ ２５ 第１バッファ８の出力方向を決める信号１２の波
形 ２６ 第１バッファ８のバス１０側への出力データ ２７ ＤＭＡ準備命令 ２８ ＣＰＵをホールドする信号 ２９ ＣＰＵ ３０ データ転送方向をマニュアルで設定するスイッチ ３１ プルアップ抵抗 ３２ 第１のメモリ ３３ 第２のメモリ ４１ アドレス・バス２上のアドレス信号波形 ４２ メモリ６のイネーブル信号１６の波形 ４３ メモリ・リード・コマンド信号１８の波形 ４４ メモリ６の出力データ ４５ 第１バッファ８のバス１０側への出力データ ５１ アドレス・バス２上のアドレス信号波形 ５２ メモリ６のイネーブル信号１６の波形 ５３ メモリ・リード・コマンド信号１８の波形 ５４ メモリ６の出力データ ５５ 第１バッファ８のバス１０側への出力データ
形 ２６ 第１バッファ８のバス１０側への出力データ ２７ ＤＭＡ準備命令 ２８ ＣＰＵをホールドする信号 ２９ ＣＰＵ ３０ データ転送方向をマニュアルで設定するスイッチ ３１ プルアップ抵抗 ３２ 第１のメモリ ３３ 第２のメモリ ４１ アドレス・バス２上のアドレス信号波形 ４２ メモリ６のイネーブル信号１６の波形 ４３ メモリ・リード・コマンド信号１８の波形 ４４ メモリ６の出力データ ４５ 第１バッファ８のバス１０側への出力データ ５１ アドレス・バス２上のアドレス信号波形 ５２ メモリ６のイネーブル信号１６の波形 ５３ メモリ・リード・コマンド信号１８の波形 ５４ メモリ６の出力データ ５５ 第１バッファ８のバス１０側への出力データ
Claims (7)
- 【請求項１】 装置全体の制御を行う制御手段と、デー
タの転送を制御する転送制御手段と、データを記憶する
記憶手段と、外部装置とのデータの入出力を行う入出力
手段と、データの入出力の方向を規定する方向規定手段
と、 制御手段により制御され、方向規定手段の転送方向を設
定し、転送制御手段によるデータ転送中は方向規定手段
の転送方向を固定する転送方向設定手段を有し、 制御手段の命令により、方向規定手段の転送方向を設定
した後、転送制御手段によるデータ転送を開始すること
を特徴とするデータ処理装置。 - 【請求項２】 請求項１において、記憶手段および入出
力手段間でデータの転送を行う際に、制御手段の命令に
より、方向規定手段の転送方向を予め設定した後、転送
制御手段によるデータ転送を開始することを特徴とする
データ処理装置。 - 【請求項３】 装置全体の制御を行う制御手段と、デー
タの転送を制御する転送制御手段と、データを記憶する
複数の記憶手段と、外部装置とのデータの入出力を行う
入出力手段と、データの入出力の方向を規定する方向規
定手段と、 制御手段により制御され、方向規定手段の転送方向を設
定し、転送制御手段によるデータ転送中は方向規定手段
の転送方向を固定する転送方向設定手段を有し、 ２つの制御手段間でデータの転送を行う際に、制御手段
の命令により、方向規定手段の転送方向を設定した後、
転送制御手段によるデータ転送を開始することを特徴と
するデータ処理装置。 - 【請求項４】 請求項１において、転送制御手段はダイ
レクト・アクセス・メモリ・コントローラであることを
特徴とするデータ処理装置。 - 【請求項５】 請求項１において、方向規定手段は双方
向バッファであることを特徴とするデータ処理装置。 - 【請求項６】 請求項３において、転送制御手段はダイ
レクト・アクセス・メモリ・コントローラであることを
特徴とするデータ処理装置。 - 【請求項７】 請求項３において、方向規定手段は双方
向バッファであることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277888A JPH05120201A (ja) | 1991-10-24 | 1991-10-24 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277888A JPH05120201A (ja) | 1991-10-24 | 1991-10-24 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120201A true JPH05120201A (ja) | 1993-05-18 |
Family
ID=17589688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3277888A Pending JPH05120201A (ja) | 1991-10-24 | 1991-10-24 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120201A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030022493A (ko) * | 2001-09-10 | 2003-03-17 | 주식회사 텔루션 | 통신 시스템의 메모리 억세스 장치 |
-
1991
- 1991-10-24 JP JP3277888A patent/JPH05120201A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030022493A (ko) * | 2001-09-10 | 2003-03-17 | 주식회사 텔루션 | 통신 시스템의 메모리 억세스 장치 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |