JPH023217B2 - - Google Patents
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- Publication number
- JPH023217B2 JPH023217B2 JP56109019A JP10901981A JPH023217B2 JP H023217 B2 JPH023217 B2 JP H023217B2 JP 56109019 A JP56109019 A JP 56109019A JP 10901981 A JP10901981 A JP 10901981A JP H023217 B2 JPH023217 B2 JP H023217B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- dma
- flip
- flop
- machine cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000002093 peripheral effect Effects 0.000 description 11
- 230000015654 memory Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置、具体的にはホールド
機能を持つプロセツサとDMAコントローラとが
バスを介して接続されるものにおいて、プロセツ
サの処理効率の向上をはかつたデータ処理装置に
関する。
機能を持つプロセツサとDMAコントローラとが
バスを介して接続されるものにおいて、プロセツ
サの処理効率の向上をはかつたデータ処理装置に
関する。
近年、MOL LSI技術の急速な進歩により、完
全で且つ大きな能力を持つデータ処理装置をほん
の数個のコンポーネントで構成することが可能と
なつた。
全で且つ大きな能力を持つデータ処理装置をほん
の数個のコンポーネントで構成することが可能と
なつた。
マイクロプロセツサフアミリーのコンポーネン
トはこの様なタイプのICメモリあるいは汎用の
周辺コントロールデバイスとも組み合わせること
が出来、広範囲な能力を持つデータ処理装置を構
成できる。データ処理装置は次の３つの部分から
成る。
トはこの様なタイプのICメモリあるいは汎用の
周辺コントロールデバイスとも組み合わせること
が出来、広範囲な能力を持つデータ処理装置を構
成できる。データ処理装置は次の３つの部分から
成る。
(1) セントラルプロセツシングユニツト（CPU）
(2) メモリ
(3) 周辺機器とのインターフエースユニツト（汎
用あるいは専用周辺コントローラデバイス） CPUはシステムの心臓部である。その機能は
メモリから命令を得て希望する動作を行うことに
ある。メモリは命令を貯え、又、多くの場合処理
されるデータを貯えるために用いられる。周辺機
器とのインターフエースユニツトはデータ処理装
置に接続される周辺機器、例えばキーボード、
CRTデイスプレイ、プリンタ、磁気デイスク装
置、フロツピーデイスク装置等とのデータ転送路
となる他各種コントロール要素を持つ。これら必
要とするコンポーネントは実質的に外部ロジツク
を全く必要とせず、非常に簡単な方法で互いに接
続することができる。
用あるいは専用周辺コントローラデバイス） CPUはシステムの心臓部である。その機能は
メモリから命令を得て希望する動作を行うことに
ある。メモリは命令を貯え、又、多くの場合処理
されるデータを貯えるために用いられる。周辺機
器とのインターフエースユニツトはデータ処理装
置に接続される周辺機器、例えばキーボード、
CRTデイスプレイ、プリンタ、磁気デイスク装
置、フロツピーデイスク装置等とのデータ転送路
となる他各種コントロール要素を持つ。これら必
要とするコンポーネントは実質的に外部ロジツク
を全く必要とせず、非常に簡単な方法で互いに接
続することができる。
いま、プロセツサCPUと汎用の周辺デバイス
であるDMAコントローラとを結合した場合につ
き考える。この場合、両者はプロセツサの持つ内
部バス（アドレス・データ・コントロールのため
の複数本のラインから成る）を介して結合させ、
このバスには他にメモリデバイスが、前記DMA
コントローラには更に周辺機器（例えば磁気デイ
スク装置）が接続されているものとする。
であるDMAコントローラとを結合した場合につ
き考える。この場合、両者はプロセツサの持つ内
部バス（アドレス・データ・コントロールのため
の複数本のラインから成る）を介して結合させ、
このバスには他にメモリデバイスが、前記DMA
コントローラには更に周辺機器（例えば磁気デイ
スク装置）が接続されているものとする。
前記DMAコントローラはプログラム（プロセ
ツサ）による初期設定がなされた後、プロセツサ
の介在なしにメモリと周辺機器との間でデータの
ブロツク転送を行う機能を持つ。即ち、周辺機器
からの要求（DMAリクエスト）に従い、メモリ
と周辺機器間でデータのリードあるいはライトを
行うために連続的にメモリ番地を発生させる。こ
の場合、バスの占有はプロセツサのホールド機能
（プロセツサのバス（アドレス／データ）をフロ
ーテイング状態にするもので、このため、プロセ
ツサにはHOLDという信号端子が用意される。
従つて外部デバイスはこの間バスを占有すること
ができる。）を用いて行なわれる。
ツサ）による初期設定がなされた後、プロセツサ
の介在なしにメモリと周辺機器との間でデータの
ブロツク転送を行う機能を持つ。即ち、周辺機器
からの要求（DMAリクエスト）に従い、メモリ
と周辺機器間でデータのリードあるいはライトを
行うために連続的にメモリ番地を発生させる。こ
の場合、バスの占有はプロセツサのホールド機能
（プロセツサのバス（アドレス／データ）をフロ
ーテイング状態にするもので、このため、プロセ
ツサにはHOLDという信号端子が用意される。
従つて外部デバイスはこの間バスを占有すること
ができる。）を用いて行なわれる。
上記した様にプロセツサ、DMAコントローラ
を同一バスにてコントロールする場合において、
DMAコントローラ動作時にはプロセツサのホー
ルド機能を使用し、一旦プロセツサのバスをフロ
ーテイング状態にし、バスを占有した後、一連の
処理を行つている。ところで、この場合、プロセ
ツサはホールド機能を優先させるため、マシンサ
イクル毎に必らずフエツチする仕様になつてい
る。従つてさほど緊急の処理要求が無い場合であ
つても、ホールド要求発生の間隔が短い（速い）
と、プロセツサ自身の処理は１マシンサイクル毎
に停止せざるを得ない。これはプロセツサの処理
効率を著しく低下させる原因の一つとなつていた
ものである。
を同一バスにてコントロールする場合において、
DMAコントローラ動作時にはプロセツサのホー
ルド機能を使用し、一旦プロセツサのバスをフロ
ーテイング状態にし、バスを占有した後、一連の
処理を行つている。ところで、この場合、プロセ
ツサはホールド機能を優先させるため、マシンサ
イクル毎に必らずフエツチする仕様になつてい
る。従つてさほど緊急の処理要求が無い場合であ
つても、ホールド要求発生の間隔が短い（速い）
と、プロセツサ自身の処理は１マシンサイクル毎
に停止せざるを得ない。これはプロセツサの処理
効率を著しく低下させる原因の一つとなつていた
ものである。
本発明は上記事情に基づいてなされたものであ
り、プロセツサのマシンサイクルとDMA要求と
を命令単位で同期化させることにより、プロセツ
サの処理効率を高めたデータ処理装置を提供する
ことを目的とする。
り、プロセツサのマシンサイクルとDMA要求と
を命令単位で同期化させることにより、プロセツ
サの処理効率を高めたデータ処理装置を提供する
ことを目的とする。
以下、図面を使用して本発明に関し詳細説明を
行う。
行う。
第１図は本発明の実施例を示すブロツク図であ
る。図において、１はDMAコントローラ、２は
プロセツサであつて、機能は上述したとおりであ
る。前記DMAコントローラ１のホールドリクエ
スト端子HRQはプロセツサ２のホールド端子
HLDに接続され、前記両モジユール１，２はプ
ロセツサ２の持つシステムバス（６；アドレス・
データ・コントロールライン）を介して結合され
る。
る。図において、１はDMAコントローラ、２は
プロセツサであつて、機能は上述したとおりであ
る。前記DMAコントローラ１のホールドリクエ
スト端子HRQはプロセツサ２のホールド端子
HLDに接続され、前記両モジユール１，２はプ
ロセツサ２の持つシステムバス（６；アドレス・
データ・コントロールライン）を介して結合され
る。
本発明実施例においては、DMAコントローラ
として米国INTEL社より販売されている8257；
プログラマブルDMAコントローラをプロセツサ
として同じく米国INTEL社より販売されている
8085A；ワンチツプ８ビツトＮチヤネルマイクロ
プロセツサを使用している。これらLSIにおける
仕様の詳細は、同社より1978字４月15日に発行さ
れているマイクロコンピユータユーザーズマニユ
アルMCS−85を参照されたい。
として米国INTEL社より販売されている8257；
プログラマブルDMAコントローラをプロセツサ
として同じく米国INTEL社より販売されている
8085A；ワンチツプ８ビツトＮチヤネルマイクロ
プロセツサを使用している。これらLSIにおける
仕様の詳細は、同社より1978字４月15日に発行さ
れているマイクロコンピユータユーザーズマニユ
アルMCS−85を参照されたい。
又、３は前記DMAコントローラ１に対し
DMA要求を発するために設けられるフリツプフ
ロツプ、４は前記DMA要求を発するためのクロ
ツクを生成するフリツプフロツプ、５はプロセツ
サ２におけるOPコードフエツチ（最初のマシン
サイクル）のためのマシンサイクルを検出するア
ンドゲートである。前記アンドゲート５には３つ
のステイタス信号IMO，S01，S11が供給されてい
る。これは全てのマシンサイクルの一番始めにプ
ロセツサ２より発せられるステイタス信号であつ
て、これから行おうとするマシンサイクルがどの
型であるかを明確に示す。IMO信号はこのマシ
ンサイクルがメモリ関係なのか、入出力動作なの
かを知らせる。S01ステイタス信号はこのサイク
ルが読取り動作か書込み動作かを確保する。S01
とS11のステイタス信号は組合せにより読取り／
書込みあるいはOPコードフエツチマシンサイク
ルとHALTステートの３状態のいずれかを識別
するものである。詳細は上述したマニユアルを参
照願う。前記アンドゲート５出力は前記フリツプ
フロツプ４のＤ入力端子に接続されている。該フ
リツプフロツプ４のクロツク端子CKにはプロセ
ツサ２より発せられるアドレスラツチイネーブル
信号ALEが、プリセツト端子PRには＋５ボルト
電源よりプルアツプされた出力がそれぞれ供給さ
れる。該フリツプフロツプ４のＱ出力は後段のフ
リツプフロツプ３のクロツク端子CKに供給され
る。該フリツプフロツプ３のＤ入力端子には外部
（周辺機器）からDMA要求信号（DMA REQ）
が供給されており、このフリツプフロツプ３出
力によりデータ要求信号として前記DMAコント
ローラ１のDMAリクエスト端子DRQに供給され
る。
DMA要求を発するために設けられるフリツプフ
ロツプ、４は前記DMA要求を発するためのクロ
ツクを生成するフリツプフロツプ、５はプロセツ
サ２におけるOPコードフエツチ（最初のマシン
サイクル）のためのマシンサイクルを検出するア
ンドゲートである。前記アンドゲート５には３つ
のステイタス信号IMO，S01，S11が供給されてい
る。これは全てのマシンサイクルの一番始めにプ
ロセツサ２より発せられるステイタス信号であつ
て、これから行おうとするマシンサイクルがどの
型であるかを明確に示す。IMO信号はこのマシ
ンサイクルがメモリ関係なのか、入出力動作なの
かを知らせる。S01ステイタス信号はこのサイク
ルが読取り動作か書込み動作かを確保する。S01
とS11のステイタス信号は組合せにより読取り／
書込みあるいはOPコードフエツチマシンサイク
ルとHALTステートの３状態のいずれかを識別
するものである。詳細は上述したマニユアルを参
照願う。前記アンドゲート５出力は前記フリツプ
フロツプ４のＤ入力端子に接続されている。該フ
リツプフロツプ４のクロツク端子CKにはプロセ
ツサ２より発せられるアドレスラツチイネーブル
信号ALEが、プリセツト端子PRには＋５ボルト
電源よりプルアツプされた出力がそれぞれ供給さ
れる。該フリツプフロツプ４のＱ出力は後段のフ
リツプフロツプ３のクロツク端子CKに供給され
る。該フリツプフロツプ３のＤ入力端子には外部
（周辺機器）からDMA要求信号（DMA REQ）
が供給されており、このフリツプフロツプ３出
力によりデータ要求信号として前記DMAコント
ローラ１のDMAリクエスト端子DRQに供給され
る。
第２図はDMA要求とマシンサイクルとの関係
を示した図であつて、本発明と従来の動作を対比
する意味で示した。図中、ａはDMA要求がない
場合のプロセツサ２のマシンサイクルを示す。
M1，M2，M3，M4から成るマシンサイクルであ
る。ｂはDMA要求がある場合の従来のプロセツ
サ２におけるマシンサイクル、ｃはDMA要求が
ある場合の本発明により得られるマシンサイクル
を示す。
を示した図であつて、本発明と従来の動作を対比
する意味で示した。図中、ａはDMA要求がない
場合のプロセツサ２のマシンサイクルを示す。
M1，M2，M3，M4から成るマシンサイクルであ
る。ｂはDMA要求がある場合の従来のプロセツ
サ２におけるマシンサイクル、ｃはDMA要求が
ある場合の本発明により得られるマシンサイクル
を示す。
以下、第１図、第２図を使用して本発明の動作
に関し詳細に説明を行う。まず、外部よりDMA
要求信号が到来することにより、DMAコントロ
ーラ１のDRQ端子へデータリクエストを発しよ
うとするが、フリツプフロツプ３のクロツクはあ
る条件を満たさないと発生しない。従つてDMA
要求信号が到来しただけではDMA動作は実行さ
れない。フリツプフロツプ３に対するクロツクが
得られるためにはフリツプフロツプ４のＤ入力端
子（アンドゲート５出力）に入る信号がアクテイ
ブとなり、且つクロツクALEが発生されなけれ
ばならない。
に関し詳細に説明を行う。まず、外部よりDMA
要求信号が到来することにより、DMAコントロ
ーラ１のDRQ端子へデータリクエストを発しよ
うとするが、フリツプフロツプ３のクロツクはあ
る条件を満たさないと発生しない。従つてDMA
要求信号が到来しただけではDMA動作は実行さ
れない。フリツプフロツプ３に対するクロツクが
得られるためにはフリツプフロツプ４のＤ入力端
子（アンドゲート５出力）に入る信号がアクテイ
ブとなり、且つクロツクALEが発生されなけれ
ばならない。
尚、クロツクALEは１マシンサイクル毎にプ
ロセツサ２により発生されるアドレスラツチイネ
ーブル信号である。又、フリツプフロツプ４のＤ
入力端子に供給されるアンドゲート５・出力は上
述した様にマシンサイクルの最初を示しており、
プロセツサ２ステイタスのアンデイング（あるい
はデコード）出力である。
ロセツサ２により発生されるアドレスラツチイネ
ーブル信号である。又、フリツプフロツプ４のＤ
入力端子に供給されるアンドゲート５・出力は上
述した様にマシンサイクルの最初を示しており、
プロセツサ２ステイタスのアンデイング（あるい
はデコード）出力である。
プロセツサ２がある命令を実行しようとしてマ
シンサイクルM1に入るとアンドゲート５の論理
積条件が成立し、フリツプフロツプ４のＤ入力が
アクテイブな状態となる。更にマシンサイクル
M1の中で発生するALE信号によりフリツプフロ
ツプ４がセツトされ、該フリツプフロツプ４のＱ
出力がアクテイブとなる。この時、DMA要求信
号（DMA REQ）がアクテイブな状態にあれば、
フリツプフロツプ３の出力がアクテイブとな
り、初めてデータリクエストが発せられ、DMA
コントローラ１に対しDMA要求が伝えられる。
即ち、DMAコントローラ１に出力されるデータ
リクエスト信号はプロセツサ２のマシンサイクル
に同期しており、バーストなデータリクエストが
発生しても、プロセツサ２はデータリクエスト処
理後必らず１命令処理が可能となる。上述した
DMA要求信号とプロセツサ２のマシンサイクル
との関係を図示したものが第２図ｃに示されてい
る。
シンサイクルM1に入るとアンドゲート５の論理
積条件が成立し、フリツプフロツプ４のＤ入力が
アクテイブな状態となる。更にマシンサイクル
M1の中で発生するALE信号によりフリツプフロ
ツプ４がセツトされ、該フリツプフロツプ４のＱ
出力がアクテイブとなる。この時、DMA要求信
号（DMA REQ）がアクテイブな状態にあれば、
フリツプフロツプ３の出力がアクテイブとな
り、初めてデータリクエストが発せられ、DMA
コントローラ１に対しDMA要求が伝えられる。
即ち、DMAコントローラ１に出力されるデータ
リクエスト信号はプロセツサ２のマシンサイクル
に同期しており、バーストなデータリクエストが
発生しても、プロセツサ２はデータリクエスト処
理後必らず１命令処理が可能となる。上述した
DMA要求信号とプロセツサ２のマシンサイクル
との関係を図示したものが第２図ｃに示されてい
る。
以上説明の如く本発明は、プロセツサのマシン
サイクルとDMA要求を命令単位で同期化するも
のであつて、これにより、プロセツサの１命令処
理がDMA要求があるにもかかわらず確保出来、
従つてプロセツサの処理効率をあげることができ
る。この様にすることにより、バースト的なホー
ルド要求があつてもシステム的な処理スピードに
おいて、プロセツサの処理効率を高めなければな
らない場合の有効な対応手段が提供できる。
サイクルとDMA要求を命令単位で同期化するも
のであつて、これにより、プロセツサの１命令処
理がDMA要求があるにもかかわらず確保出来、
従つてプロセツサの処理効率をあげることができ
る。この様にすることにより、バースト的なホー
ルド要求があつてもシステム的な処理スピードに
おいて、プロセツサの処理効率を高めなければな
らない場合の有効な対応手段が提供できる。
第１図は本発明実施例を示すブロツク図、第２
図はDMA要求とマシンサイクルとの関係を示す
図である。 １……DMAコントローラ、２……プロセツ
サ、３，４……フリツプフロツプ、５……アンド
ゲート、６……システムバス。
図はDMA要求とマシンサイクルとの関係を示す
図である。 １……DMAコントローラ、２……プロセツ
サ、３，４……フリツプフロツプ、５……アンド
ゲート、６……システムバス。
Claims (1)
- １ ホールド機能を持つプロセツサとDMAコン
トローラとが前記プロセツサの持つバスを介して
接続されるものであつて、前記プロセツサから出
力されるステイタス信号に基づき最初のマシンサ
イクルを検出するゲートと、前記ゲートから得ら
れる信号を安定化する第１のフリツプフロツプ
と、前記第１のフリツプフロツプ出力に基づき外
部より指示されるDMA要求信号を前記プロセツ
サのマシンサイクルに同期化させる第２のフリツ
プフロツプとを具備し、前記第２のフリツプフロ
ツプ出力を前記DMAコントローラに対する
DMA要求信号として出力することを特徴とする
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56109019A JPS5810226A (ja) | 1981-07-13 | 1981-07-13 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56109019A JPS5810226A (ja) | 1981-07-13 | 1981-07-13 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5810226A JPS5810226A (ja) | 1983-01-20 |
| JPH023217B2 true JPH023217B2 (ja) | 1990-01-22 |
Family
ID=14499520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56109019A Granted JPS5810226A (ja) | 1981-07-13 | 1981-07-13 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810226A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183661A (ja) * | 1984-03-02 | 1985-09-19 | Nec Corp | 情報処理装置 |
| JPS60183663A (ja) * | 1984-03-02 | 1985-09-19 | Nec Corp | 情報処理装置 |
| JPS60183667A (ja) * | 1984-03-02 | 1985-09-19 | Nec Corp | 情報処理装置 |
-
1981
- 1981-07-13 JP JP56109019A patent/JPS5810226A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5810226A (ja) | 1983-01-20 |
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