JPS593615A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
- Publication number
- JPS593615A JPS593615A JP11311182A JP11311182A JPS593615A JP S593615 A JPS593615 A JP S593615A JP 11311182 A JP11311182 A JP 11311182A JP 11311182 A JP11311182 A JP 11311182A JP S593615 A JPS593615 A JP S593615A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- bus
- access
- mpu
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、マイクロコンピュータシステムのダイレクト
メモリアクセス（ＤＭＡ）制御方式にかかり、特に、Ｄ
ＭＡのバス占有時間を最小にするように、自ボードに文
寸してアクセスしないときは、ＤＭＡの前処理或いは後
処理の間には、バスを開放することを可能にするＤＭＡ
制御方式に関する。
メモリアクセス（ＤＭＡ）制御方式にかかり、特に、Ｄ
ＭＡのバス占有時間を最小にするように、自ボードに文
寸してアクセスしないときは、ＤＭＡの前処理或いは後
処理の間には、バスを開放することを可能にするＤＭＡ
制御方式に関する。
（２）技術の背景
マイクロコンピュータシステムのような一般のコンピュ
ータシステムにおいては、中央処理装置（ＣＰ Ｕ）に
データバス或いはアドレスバスの共通母線を有して主記
憶装置と他の多くの周辺装置（■１０ディバイス）が連
結され、いろいろなデータのやりとりを行って、所定の
データ処理を行うものである。このようなコンピュータ
システム′ においては、例えば、ディスク装置のよう
な外部記憶装置から、ひとかたまりのデータを主記憶装
置に転送したり、逆に主記憶装置の数ページからなる内
容を前記ディスク装置に転送する場合が多い二このよう
な場合、ＣＰＵを介してひとかたまりのデータを転送す
ることは非雷に効率が悪いので、ＣＰＵを介さないでＴ
１０デイバイスと主記憶装置間のみでデータの転送を行
う、いわゆるＤＭＡ方式が採用されている。
ータシステムにおいては、中央処理装置（ＣＰ Ｕ）に
データバス或いはアドレスバスの共通母線を有して主記
憶装置と他の多くの周辺装置（■１０ディバイス）が連
結され、いろいろなデータのやりとりを行って、所定の
データ処理を行うものである。このようなコンピュータ
システム′ においては、例えば、ディスク装置のよう
な外部記憶装置から、ひとかたまりのデータを主記憶装
置に転送したり、逆に主記憶装置の数ページからなる内
容を前記ディスク装置に転送する場合が多い二このよう
な場合、ＣＰＵを介してひとかたまりのデータを転送す
ることは非雷に効率が悪いので、ＣＰＵを介さないでＴ
１０デイバイスと主記憶装置間のみでデータの転送を行
う、いわゆるＤＭＡ方式が採用されている。
（３）従来技術と問題点
従来、この種のＤＭＡ制御方式は、ＤＭＡ要求が発生す
ると、ＣＰＵはＤＭＡコントローラに先頭アドレスと最
終アドレスを与えたのち、ハス獲得権をＤＭＡ対象ディ
バイスに与え、ハスから切り離しの制御を行う。ＤＭＡ
が受付けられた Ｔ１０デイバイスは、バスを獲得した
のち、前記先頭アドレスから始めて最終アドレスまでの
アドレス内容を転送するべきＤＭＡの実行に移り、その
後、そのデータを受は取る Ｔ１０デイバイスの後処理
を行うが、この場合、ＤＭＡの前処理或いは後処理の時
間も、ＤＭＡ実行期間と合せて、その間続けてバスを占
有していた。ＤＭＡを行う Ｔ１０デイバイスの数が増
えるとできるかぎり、１回のＤＭＡのバス占有時間を短
くする必要があるにもかかわらず、このような従来方式
では、ＤＭＡ処理が低速になるという欠点を持っていた
。
ると、ＣＰＵはＤＭＡコントローラに先頭アドレスと最
終アドレスを与えたのち、ハス獲得権をＤＭＡ対象ディ
バイスに与え、ハスから切り離しの制御を行う。ＤＭＡ
が受付けられた Ｔ１０デイバイスは、バスを獲得した
のち、前記先頭アドレスから始めて最終アドレスまでの
アドレス内容を転送するべきＤＭＡの実行に移り、その
後、そのデータを受は取る Ｔ１０デイバイスの後処理
を行うが、この場合、ＤＭＡの前処理或いは後処理の時
間も、ＤＭＡ実行期間と合せて、その間続けてバスを占
有していた。ＤＭＡを行う Ｔ１０デイバイスの数が増
えるとできるかぎり、１回のＤＭＡのバス占有時間を短
くする必要があるにもかかわらず、このような従来方式
では、ＤＭＡ処理が低速になるという欠点を持っていた
。
（４）発明の目的
本発明は上述の従来技術の欠点を除去し、ＤＭＡのバス
占有時間を最小にするために、 Ｔ１０デイバイスのＤ
ＭＡに対する前処理或いは後処理の間は、バスを開放す
るようにし、たまたま同じＩｌｏにアクセスされる場合
のみ前処理或いは後処理の時間もＤＭＡを行う Ｔ１０
デイバイスがハスを占有するようにするＤＭＡ制御方式
を提供するものである。
占有時間を最小にするために、 Ｔ１０デイバイスのＤ
ＭＡに対する前処理或いは後処理の間は、バスを開放す
るようにし、たまたま同じＩｌｏにアクセスされる場合
のみ前処理或いは後処理の時間もＤＭＡを行う Ｔ１０
デイバイスがハスを占有するようにするＤＭＡ制御方式
を提供するものである。
（５）発明の構成
本発明の特徴は、中央処理装置と複数の Ｔ１０デイバ
イスからなるコンピュータシステムにおいて、 Ｉ１０
アクセスの対象とＤＭＡの対象となる機能が混在する場
合、ＤＭＡの前処理或いはＤＭＡの後処理と実際のＤＭ
Ａバス占有時間を分離させ、一つのＩｌｏがＤＭＡの前
または後処理を行っている間はバスを開放し、この間に
前記１１０に対する Ｉ１０アクセスがあった場合に、
前記Ｉ１０で一時受付け、前記中央処理装置に Ｉ１０
アクセスの一時中止を通知する手段と、前記Ｉ１０内の
ＤＭＡ処理が終了した時点でバス優先権を前記中央処理
装置に与えるとともに先に受付けておいた Ｉ１０アド
レスで実行する手段を含むことを特徴とするＤＭＡ制御
方式にある。
イスからなるコンピュータシステムにおいて、 Ｉ１０
アクセスの対象とＤＭＡの対象となる機能が混在する場
合、ＤＭＡの前処理或いはＤＭＡの後処理と実際のＤＭ
Ａバス占有時間を分離させ、一つのＩｌｏがＤＭＡの前
または後処理を行っている間はバスを開放し、この間に
前記１１０に対する Ｉ１０アクセスがあった場合に、
前記Ｉ１０で一時受付け、前記中央処理装置に Ｉ１０
アクセスの一時中止を通知する手段と、前記Ｉ１０内の
ＤＭＡ処理が終了した時点でバス優先権を前記中央処理
装置に与えるとともに先に受付けておいた Ｉ１０アド
レスで実行する手段を含むことを特徴とするＤＭＡ制御
方式にある。
（６）発明の実施例
次に、本発明の実施例を図面を参照にして説明する。
第１図のブロック図は、本発明のバス占有時間を最小に
し、且つプログラム上からも任意に、前処理或いは後処
理を行っている Ｉ１０デイノ＼イスに対してもアクセ
スを可能とするＤＭＡ制御方式を含むマイクロコンピュ
ータシステムのフ゛ロンク図である。
し、且つプログラム上からも任意に、前処理或いは後処
理を行っている Ｉ１０デイノ＼イスに対してもアクセ
スを可能とするＤＭＡ制御方式を含むマイクロコンピュ
ータシステムのフ゛ロンク図である。
第１図のブロック図において、マイクロプロセッサユニ
ット（ＭＰＵ）部１は、 Ｉ１０ディ、４曙ス２ （＃
０から＃ｎ）及び主記憶装置ＭＥＭ３’（とデータバス
、アクセスハス、コントロールバス等によって連結され
ているものとする。ＭＰＵ部１はクロック発生器１０の
出力を受けるマイクロプロセッサユニット１１及び応答
制御回路１２とＭＰＵ制御信号を受けてバスの制御を行
うＭＰＵバス制御回路１３、ＭＰＵのアドレスを受けて
アドレスバスにそのアドレスを転送するアドレスハソフ
ァ１４、或いはＭＰＵがらのデータ及びハスからのデー
タを受けるデータバッファ１５、及びＭＰＵハス要求回
路１６等からなる。また、 Ｔ１０デイバイスの制御部
は、 Ｉ１０＃０内部に示すようにバスの制御線を受け
るバス制御回路１７、Ｉ１０アクセス、ＤＭＡアクセス
、優先処理回路部１８、アドレスバスに接続された Ｉ
１０アクセス受付は部１９、及び制御信号のタイミング
を作成するタイミング作成回路部２０、及びそれに連結
したＬＳＩからなるＤＭＡ要求素子部２１、及び他のゲ
ート回路から構成されている。他の Ｔ１０デイバイス
＃１〜Ｑｎもほぼ同様の構成になっているものとする。
ット（ＭＰＵ）部１は、 Ｉ１０ディ、４曙ス２ （＃
０から＃ｎ）及び主記憶装置ＭＥＭ３’（とデータバス
、アクセスハス、コントロールバス等によって連結され
ているものとする。ＭＰＵ部１はクロック発生器１０の
出力を受けるマイクロプロセッサユニット１１及び応答
制御回路１２とＭＰＵ制御信号を受けてバスの制御を行
うＭＰＵバス制御回路１３、ＭＰＵのアドレスを受けて
アドレスバスにそのアドレスを転送するアドレスハソフ
ァ１４、或いはＭＰＵがらのデータ及びハスからのデー
タを受けるデータバッファ１５、及びＭＰＵハス要求回
路１６等からなる。また、 Ｔ１０デイバイスの制御部
は、 Ｉ１０＃０内部に示すようにバスの制御線を受け
るバス制御回路１７、Ｉ１０アクセス、ＤＭＡアクセス
、優先処理回路部１８、アドレスバスに接続された Ｉ
１０アクセス受付は部１９、及び制御信号のタイミング
を作成するタイミング作成回路部２０、及びそれに連結
したＬＳＩからなるＤＭＡ要求素子部２１、及び他のゲ
ート回路から構成されている。他の Ｔ１０デイバイス
＃１〜Ｑｎもほぼ同様の構成になっているものとする。
ＭＰＵボードの動作は、入力される ＤＭＡＷＡＴ信号
が”Ｌ″になると、 Ｔ１０デイバイスからＤＭＡ要求
があったことを確認するのでＭＰＵは動作を一時中止し
、アドレスハノファ１４及びデータバッファ１５によっ
てＭＰＵを高インピーダンス状態にしてバスから切り離
されてＤＭＡ用にハスを開放する。逆にＤＭＡＷＡＴ信
号が“Ｈ”になるとＭＰＵは動作を再開し、ＭＰＵハス
要求部１６によりハス獲得の最優先権の信号を作成する
。
が”Ｌ″になると、 Ｔ１０デイバイスからＤＭＡ要求
があったことを確認するのでＭＰＵは動作を一時中止し
、アドレスハノファ１４及びデータバッファ１５によっ
てＭＰＵを高インピーダンス状態にしてバスから切り離
されてＤＭＡ用にハスを開放する。逆にＤＭＡＷＡＴ信
号が“Ｈ”になるとＭＰＵは動作を再開し、ＭＰＵハス
要求部１６によりハス獲得の最優先権の信号を作成する
。
Ｉ１０ボードにおいては、ＤＭＡメモリライトとＤＭＡ
メモリリードでは動作が異なるがＩ１０アクセスとＤＭ
Ａアクセスとの優先順位を決めるＩ１０アクセスＤＭＡ
アクセス優先処理部１８の順序回路により、ＤＭＡの前
処理または後処理とＩ１０アクセスを競合させＤＭＡの
前処理または後処理中に自ボードに １１０アクセスが
生したとき Ｉ１０アクセス受付は部１９でアドレスを
一時保持し、 Ｉ１０アクセスを待たせ優先処理部１８
を介してＭＰＵに対しＤＭＡＷＡＴを”Ｌ”として送出
し、ＭＰＵに対してハスを開放させたのちＤＭＡを行い
、その後ＤＭＡＷＡＴを“Ｈ”にしてＭＰＵの１１０ア
クセスを行うようにしている。
メモリリードでは動作が異なるがＩ１０アクセスとＤＭ
Ａアクセスとの優先順位を決めるＩ１０アクセスＤＭＡ
アクセス優先処理部１８の順序回路により、ＤＭＡの前
処理または後処理とＩ１０アクセスを競合させＤＭＡの
前処理または後処理中に自ボードに １１０アクセスが
生したとき Ｉ１０アクセス受付は部１９でアドレスを
一時保持し、 Ｉ１０アクセスを待たせ優先処理部１８
を介してＭＰＵに対しＤＭＡＷＡＴを”Ｌ”として送出
し、ＭＰＵに対してハスを開放させたのちＤＭＡを行い
、その後ＤＭＡＷＡＴを“Ｈ”にしてＭＰＵの１１０ア
クセスを行うようにしている。
まずＤＭＡメモリライト時にお番ノる動作を第２図のタ
イミングチャートによって説明する。
イミングチャートによって説明する。
ＤＭＡメモリライト時ではデータはＩ１０ディバイスか
らＭＰＵを介さずにメモリに転送される。
らＭＰＵを介さずにメモリに転送される。
Ｉ１０ボードよりＤＭＡ要求素子部２１等によりＤＭＡ
要求信号ＤＲＱが“Ｈ”になると、アクセス優先処理部
１８にて Ｉ１０アクセスとＤＭＡ要求との処理順序が
決定される。すなわち、フリップフロップ１８０と １
８１の状態によって １１０アクセスが処理対象になっ
ているときには、フリップフロップ１８０及び１８１の
下側リセント端子がそれぞれ“０″及びｌ″なのでＮＡ
ＮＤゲート １８３の出力が“０”となりＤＭＡ要求は
マスクされる。
要求信号ＤＲＱが“Ｈ”になると、アクセス優先処理部
１８にて Ｉ１０アクセスとＤＭＡ要求との処理順序が
決定される。すなわち、フリップフロップ１８０と １
８１の状態によって １１０アクセスが処理対象になっ
ているときには、フリップフロップ１８０及び１８１の
下側リセント端子がそれぞれ“０″及びｌ″なのでＮＡ
ＮＤゲート １８３の出力が“０”となりＤＭＡ要求は
マスクされる。
逆にＤＭＡが処理対象になるときは、フリ、プフロソプ
１８０及び１８１の下側リセント端子がそれぞれ“１”
及び“０”となり Ｉ１０アクセスがマスクされる。も
しＩ１０アクセスが先に受付けられると、 Ｉ１０アク
セスの後ＤＭＡ処理を行うことになる。しかし、ＤＭＡ
要求が受付けられた後Ｉ１０アクセスがあった場合はフ
リップフロ、１１８０の出力が“０″でフリップフロッ
プ１８１の出力が“Ｉ”なのでＩ１０アクセスはＮ Ａ
Ｎ Ｄ １８２でマスクされ、ＤＭＡ処理終了までＩ
１０アクセス受付は部１９でコマンドとアドレスを一時
保持し、さらにＤＭＡ要求を受付けたらタイミング作成
部はＤＭＡ要求素子部に対してリード信号Ｒを“Ｈ”に
してデータの読出しを行い一定のアドレスタイムを待っ
た後、バスに対してバス制御部１７を介してバス要求Ｂ
ＰＲＯを送出するまでの前処理が存在する。
１８０及び１８１の下側リセント端子がそれぞれ“１”
及び“０”となり Ｉ１０アクセスがマスクされる。も
しＩ１０アクセスが先に受付けられると、 Ｉ１０アク
セスの後ＤＭＡ処理を行うことになる。しかし、ＤＭＡ
要求が受付けられた後Ｉ１０アクセスがあった場合はフ
リップフロ、１１８０の出力が“０″でフリップフロッ
プ１８１の出力が“Ｉ”なのでＩ１０アクセスはＮ Ａ
Ｎ Ｄ １８２でマスクされ、ＤＭＡ処理終了までＩ
１０アクセス受付は部１９でコマンドとアドレスを一時
保持し、さらにＤＭＡ要求を受付けたらタイミング作成
部はＤＭＡ要求素子部に対してリード信号Ｒを“Ｈ”に
してデータの読出しを行い一定のアドレスタイムを待っ
た後、バスに対してバス制御部１７を介してバス要求Ｂ
ＰＲＯを送出するまでの前処理が存在する。
すなわち、ＤＭＡ要求が受付けられたのち自ボードに
Ｉ１０アクセスがあった場合には、バスはこのＩ１０ア
クセスのためにＭＰＵは他のＩｌｏとの情報伝達を行う
ことはできないが、自ボードにＩ１０アクセスがなくＭ
ＰＵが他のＩｌｏにアクセスする場合は、 Ｉ１０アク
セス受付は部１９の出力はａＯ”なのでＤＭＡＷＡＴは
Ｈ″となりＭＰＵの動作を行うことができＭＰＵバス要
求部１６によりバス獲得の最優先権の信号に従って他の
Ｉｌｏへのアクセスを可能にするのでこの分だけＩ１
０アクセスを高速にすることになる。自ボードにＩ１０
アクセスがある場合には前記前処理によって、ＤＭＡＭ
Ｄと自ボード Ｉ１０アクセスとのＡＮＤ条件によりＮ
ＡＮＤ３２の出力をａＯ″にし７ＭＰＵに対してＤＭＡ
ＷＡＴを”Ｌ”にしてバスを一時開放する。これにより
、ＭＰＵはＤＭＡ要求があったことを確認するのでＭＰ
Ｕは動作を一時中止し出力を高インピーダンス状態にし
てバスからＭＰＵは切り離さ−れる。バス要求ＢＰＲＯ
に対しＢｔＪＳＹ信号ががえってくる。すなわち、自ボ
ードが優先権を持ってハス獲得ができるとメモリと自ボ
ード間のＤＭＡ、すなわち自ボードのデータをメモリに
ＭＰＵを介さずに転送するというＤＭＡが行われる。勿
論この間はアドレスバスにはＤＭＡアドレスが発生され
ている。
Ｉ１０アクセスがあった場合には、バスはこのＩ１０ア
クセスのためにＭＰＵは他のＩｌｏとの情報伝達を行う
ことはできないが、自ボードにＩ１０アクセスがなくＭ
ＰＵが他のＩｌｏにアクセスする場合は、 Ｉ１０アク
セス受付は部１９の出力はａＯ”なのでＤＭＡＷＡＴは
Ｈ″となりＭＰＵの動作を行うことができＭＰＵバス要
求部１６によりバス獲得の最優先権の信号に従って他の
Ｉｌｏへのアクセスを可能にするのでこの分だけＩ１
０アクセスを高速にすることになる。自ボードにＩ１０
アクセスがある場合には前記前処理によって、ＤＭＡＭ
Ｄと自ボード Ｉ１０アクセスとのＡＮＤ条件によりＮ
ＡＮＤ３２の出力をａＯ″にし７ＭＰＵに対してＤＭＡ
ＷＡＴを”Ｌ”にしてバスを一時開放する。これにより
、ＭＰＵはＤＭＡ要求があったことを確認するのでＭＰ
Ｕは動作を一時中止し出力を高インピーダンス状態にし
てバスからＭＰＵは切り離さ−れる。バス要求ＢＰＲＯ
に対しＢｔＪＳＹ信号ががえってくる。すなわち、自ボ
ードが優先権を持ってハス獲得ができるとメモリと自ボ
ード間のＤＭＡ、すなわち自ボードのデータをメモリに
ＭＰＵを介さずに転送するというＤＭＡが行われる。勿
論この間はアドレスバスにはＤＭＡアドレスが発生され
ている。
ソシてメモリの応答ＡｃＫ信号ががえってくるとＤＭＡ
は終了することになる。ＤＭＡが終了すると、 １１０
アクセスの再開動作が行われる。すなわち、メモリの応
答ＡＣ，に信号によってＤＭＡＭＤ信号が“Ｌ”のＯＦ
Ｆとなり、これによってバス要求信号ＢＰＲＯ，ＤＭＡ
ＷＡＴ信号も” Ｈ″となってＯＦＦする。ＭＰＵボー
ドでは ＤＭＡＷＡＴ信号の立ち上がりで内部のフリッ
プフロップＦ／ＦをＯＮにして次のサイクルでのバス最
優先権を示すＢＭＰＵをＯＮとする。この信号をＩ１０
＃ｎのＢＰＲＮに接続することによりすべての１１０は
バス優先権をクリア状態にする。そしてＭＰＵボード内
のハス制御部１３にこのＢＰＲＮ信号が入力しているの
で Ｉｌｏよりのバス要求はマスクされＭＰＵはその要
求はないものと確認してＭＰＵは前記ＤＭＡ処理により
一時中断したＩ１０アクセスを再開することとなる。
Ｉｌｏよりの応答ＡＣＫによりＢＭＰＵ信号はＯＦＦと
なりＩ１０アクセスは終了する。なお、第１図ではバス
優先順位決定にＢＰＲＮによるシリアル接続を示してい
るがパラレル接続も勿論可能であり、このときにはＢＭ
ＰＵ信号を最優先入力に接続すればよい。
は終了することになる。ＤＭＡが終了すると、 １１０
アクセスの再開動作が行われる。すなわち、メモリの応
答ＡＣ，に信号によってＤＭＡＭＤ信号が“Ｌ”のＯＦ
Ｆとなり、これによってバス要求信号ＢＰＲＯ，ＤＭＡ
ＷＡＴ信号も” Ｈ″となってＯＦＦする。ＭＰＵボー
ドでは ＤＭＡＷＡＴ信号の立ち上がりで内部のフリッ
プフロップＦ／ＦをＯＮにして次のサイクルでのバス最
優先権を示すＢＭＰＵをＯＮとする。この信号をＩ１０
＃ｎのＢＰＲＮに接続することによりすべての１１０は
バス優先権をクリア状態にする。そしてＭＰＵボード内
のハス制御部１３にこのＢＰＲＮ信号が入力しているの
で Ｉｌｏよりのバス要求はマスクされＭＰＵはその要
求はないものと確認してＭＰＵは前記ＤＭＡ処理により
一時中断したＩ１０アクセスを再開することとなる。
Ｉｌｏよりの応答ＡＣＫによりＢＭＰＵ信号はＯＦＦと
なりＩ１０アクセスは終了する。なお、第１図ではバス
優先順位決定にＢＰＲＮによるシリアル接続を示してい
るがパラレル接続も勿論可能であり、このときにはＢＭ
ＰＵ信号を最優先入力に接続すればよい。
次にＤＭＡメモリリード時における動作を第３図のタイ
ミングチャートによって説明する。
ミングチャートによって説明する。
Ｄ Ｍ Ａ ＩＪ−ド時ではデータはメモリから Ｉ１
０ディバイスにＭＰＵを介さずに転送される。
０ディバイスにＭＰＵを介さずに転送される。
第３図に示すように、リードモードにおいては、自ボー
ドＩ１０にＤＭＡ要求ＤＲＱが発生すると、バス要求信
号ＢＰＲＯが送出し優先権をもっとＢＵＳＹ信号がかえ
って“Ｌ”になるとバス獲得するのでタイミング作成部
２０よりＤＭＡＭＤが“Ｈ”となって送出され、メモリ
と ＩｌｏとのＤＭＡが行われる。ＤＭＡが行われてい
る間は勿論ＤＭＡアドレスがバスに乗っている。
ドＩ１０にＤＭＡ要求ＤＲＱが発生すると、バス要求信
号ＢＰＲＯが送出し優先権をもっとＢＵＳＹ信号がかえ
って“Ｌ”になるとバス獲得するのでタイミング作成部
２０よりＤＭＡＭＤが“Ｈ”となって送出され、メモリ
と ＩｌｏとのＤＭＡが行われる。ＤＭＡが行われてい
る間は勿論ＤＭＡアドレスがバスに乗っている。
アクセス優先処理部１８によりＤＭＡＭＤがＯＮを確認
してＤＭＡ処理が優先されてＤＭＡの実行を始める。そ
してメモリからの応答ＡＣＫによってＤＭＡの実行が終
る。ＤＭＡの終了後も自ボードＩ１０はデータを書き込
むための後処理を行うためにＤＭＡ要求素子部２１に入
るＷ信号によってライト動作が行われておりこれが終了
する一定時間ＤＭＡＭＤはＯＮのままになっ３でいる。
してＤＭＡ処理が優先されてＤＭＡの実行を始める。そ
してメモリからの応答ＡＣＫによってＤＭＡの実行が終
る。ＤＭＡの終了後も自ボードＩ１０はデータを書き込
むための後処理を行うためにＤＭＡ要求素子部２１に入
るＷ信号によってライト動作が行われておりこれが終了
する一定時間ＤＭＡＭＤはＯＮのままになっ３でいる。
この間に自ボード Ｉｌｏにアクセスが生じた場合は、
ＤＭＡＷＡＴ信号を”Ｌ”にして一時中断させＤＭＡＭ
Ｄ信号がＯＦＦすなわち自ボードの後処理が終ったこと
を確認してＭＰＵはすべてのＩ１０ディバイスに優先順
位に従って後処理を再開可能にするわけである。従って
、このＤＭＡメモリリード時においても自ボード Ｉｌ
ｏがＤＭＡの後処理を行っている間、同じ自ボードＩ１
０にＩ１０アクセスが来たときはＩ１０アクセスを待た
せるが、このｔ＆処理の間、他のＩｌｏにＩ１０アクセ
スしたときは即座にアクセスできるのでこの分高速にな
る。
ＤＭＡＷＡＴ信号を”Ｌ”にして一時中断させＤＭＡＭ
Ｄ信号がＯＦＦすなわち自ボードの後処理が終ったこと
を確認してＭＰＵはすべてのＩ１０ディバイスに優先順
位に従って後処理を再開可能にするわけである。従って
、このＤＭＡメモリリード時においても自ボード Ｉｌ
ｏがＤＭＡの後処理を行っている間、同じ自ボードＩ１
０にＩ１０アクセスが来たときはＩ１０アクセスを待た
せるが、このｔ＆処理の間、他のＩｌｏにＩ１０アクセ
スしたときは即座にアクセスできるのでこの分高速にな
る。
（７）発明の効果
このように本発明の構成によれば、ＤＭＡを要求する
Ｉｌｏのアクセス時間に関係なく ＤＭＡのバス占有時
間を最小にでき、また Ｉ１０アクセスとＤＭＡの混在
する Ｉ１０ボードに対して あるＩｌｏがＤＭＡの前
処理、後処理を行っている場合でも他の Ｉｌｏへのア
クセスが任意に可能とするという効果がある。
Ｉｌｏのアクセス時間に関係なく ＤＭＡのバス占有時
間を最小にでき、また Ｉ１０アクセスとＤＭＡの混在
する Ｉ１０ボードに対して あるＩｌｏがＤＭＡの前
処理、後処理を行っている場合でも他の Ｉｌｏへのア
クセスが任意に可能とするという効果がある。
第１図は本発明のＤＭＡ制御回路の一実施例の、ブロッ
ク図、第２図はＤＭＡメモリライト時の動作を示すタイ
ミングチャート、第３図はＤＭＡメモリリード時の動作
を示すタイミングチャートである。 １・・・マイクロプロセッサユニット部、 ２・・・
Ｉ１０ディバイス、 ３・・・主記憶装置、１１・・・
マイクロプロセッサユニット、１２・・・応答制御回路
、 １３・・・ＭｊＵバス制御回路、 １４・・・
アドレスバッファ、 １５・・・データバッファ、
１６・・・ＭＰＵバス要求回路、 １７・・・バス制
御回路、 １８・・・ Ｉ１０アクセス、ＤＭＡアク
セス、優先処理回路、 １９・・・ Ｉ１０アクセス受
付は部、２０・・・タイミング作成回路、 ２１・・・
ＤＭＡ要求素子部。 特許出願人 富士通株式会社
ク図、第２図はＤＭＡメモリライト時の動作を示すタイ
ミングチャート、第３図はＤＭＡメモリリード時の動作
を示すタイミングチャートである。 １・・・マイクロプロセッサユニット部、 ２・・・
Ｉ１０ディバイス、 ３・・・主記憶装置、１１・・・
マイクロプロセッサユニット、１２・・・応答制御回路
、 １３・・・ＭｊＵバス制御回路、 １４・・・
アドレスバッファ、 １５・・・データバッファ、
１６・・・ＭＰＵバス要求回路、 １７・・・バス制
御回路、 １８・・・ Ｉ１０アクセス、ＤＭＡアク
セス、優先処理回路、 １９・・・ Ｉ１０アクセス受
付は部、２０・・・タイミング作成回路、 ２１・・・
ＤＭＡ要求素子部。 特許出願人 富士通株式会社
Claims (1)
- 中央処理装置と複数のＩ１０ディバイスか、らなるコン
ピュータシステムにおいて、 Ｉ１０アクセスの対象と
ＤＭＡの対象となる機能が混在する場合、ＤＭＡの前処
理或いはＤＭＡの後処理と実際のＤＭＡバス占有時間を
分離させ、一つのＩｌｏがＤＭＡの前または後処理を行
っている間はバスを開放し、この間に前記Ｉ１０に対す
る Ｉ１０アクセスがあった場合に、前記Ｉ１０で一時
受付け、前記中央処理装置にＩ１０アクセスの一時中止
を通知する手段と、前記Ｉ１０内のＤＭＡ処理が終了し
た時点でバス優先権を前記中央処理装置に与えるととも
に先に受付けておいたＩ１０アドレスで実行する手段を
含むことを特徴とするＤＭＡ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11311182A JPS593615A (ja) | 1982-06-30 | 1982-06-30 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11311182A JPS593615A (ja) | 1982-06-30 | 1982-06-30 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593615A true JPS593615A (ja) | 1984-01-10 |
Family
ID=14603778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11311182A Pending JPS593615A (ja) | 1982-06-30 | 1982-06-30 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593615A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143158A (ja) * | 1985-12-16 | 1987-06-26 | Fujitsu Ltd | Ｄｍａコントロ−ラによるデ−タ転送制御方法 |
-
1982
- 1982-06-30 JP JP11311182A patent/JPS593615A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143158A (ja) * | 1985-12-16 | 1987-06-26 | Fujitsu Ltd | Ｄｍａコントロ−ラによるデ−タ転送制御方法 |
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