JPH05324535A - データ転送装置 - Google Patents

Abstract

(57)【要約】 【構成】 コントロールレジスタのＭＯＤＥに割込み許
可ビットを設け、このビットにより終了通知発生部２３
５からの終了通知の発生につき許可・禁止の制御を行
い、従来のマスク処理と同等の効果を得る。ＭＯＤＥに
は更にコマンドチェーンの実行指示ビットを設け、この
ビットの設定に応じてＦＩＦＯのシフト制御を行う。 【効果】 ＣＰＵへの終了通知に関する許可・禁止の設
定をもコマンド設定と同時に行うことができ、コマンド
チェーンの運用が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ転送装置に関す
る。

【０００２】

【従来の技術】従来、複数のデータ転送経路を設け、そ
の各ポート毎にＤＭＡ(Direct MemoryAccess)を配し、
各ポートにおけるデータ転送方向を、このＤＭＡにより
制御することで、各種形態のデータ転送を達成しようと
する思想がある。

【０００３】例えば、ＣＰＵ、主記憶メモリ、ディスク
等を持つシステムを考えたとき、主記憶メモリとＣＰ
Ｕ、ディスク等との間を複数のデータ転送経路で結び、
その各ポートに配されたＤＭＡによって、データの転送
方向、相手等から定義される転送形態を各種達成するこ
とができるようにするものである。

【０００４】図２は従来の思想でそのデータ転送システ
ムを組んだ場合の構成を示すものである。

【０００５】この図において、１０１，１３１はＩ／Ｏ
ポートであり、これらＩ／Ｏポート１０１，１３１は、
ＣＰＵ、ディスクコントローラ等に接続されたものであ
る。以下、説明の便宜上、Ｉ／Ｏポート１０１がＣＰＵ
に、Ｉ／Ｏポート１３１がディスクコントローラに接続
されているものとする。１０２〜１０４はＤＭＡ、１０
７はメモリであり、ここでは、Ｉ／Ｏポート１０１とＤ
ＭＡ１０２との間、Ｉ／Ｏポート１３１とＤＭＡ１０４
との間、ＤＭＡ１０２とＤＭＡ１０４との間、ＤＭＡ１
０２とＤＭＡ１０３との間、ＤＭＡ１０４とＤＭＡ１０
３との間、ＤＭＡ１０３とメモリ１０７との間にデータ
転送経路を有するシステム構成となっている。

【０００６】Ｉ／Ｏポート１０１は、メモリ１０７へデ
ータをライトする場合、及びＩ／Ｏポート１３１へデー
タを転送する場合に、データ取引き要求を示すＤＲｅｑ
信号（ＤＭＡリクエスト信号）を信号線１０９上に出
し、その後、信号線１１０にＤＡｃｋ信号（ＤＭＡ許可
信号）が出るのを待って、データバス１０８上にライト
あるいは転送データを出力する。

【０００７】また、このＩ／Ｏポート１０１は、メモリ
１０７からデータをリードする場合、及びＩ／Ｏポート
１３１からデータをリードする場合に、データ要求を示
すＤＲｅｑ信号を信号線１０９上に出し、その後、信号
線１１０にＤＡｃｋ信号が出ると、データバス１０８上
のデータを取込むものである。その後、Ｉ／Ｏポート１
０１は、取込んだデータをＣＰＵへ送出することとな
る。

【０００８】Ｉ／Ｏポート１３１は、メモリ１０７へデ
ータをライトする場合、及びＩ／Ｏポート１０１へデー
タを転送する場合に、データ取引き要求を示すＤＲｅｑ
信号を信号線１３３上に出し、その後、信号線１３４に
ＤＡｃｋ信号（ＤＭＡ許可信号）が出るのを待って、デ
ータバス１３２上にライトあるいは転送データを出力す
る。

【０００９】また、このＩ／Ｏポート１３１は、メモリ
１０７からデータをリードする場合、及びＩ／Ｏポート
１０１からデータをリードする場合に、データ要求を示
すＤＲｅｑ信号を信号線１３１上に出し、その後、信号
線１３３にＤＡｃｋ信号が出ると、データバス１３２上
のデータを取込むものである。その後、Ｉ／Ｏポート１
３１は、取込んだデータをディスクコントローラへ送出
することとなる。

【００１０】ＤＭＡ１０２〜１０４はコントロールレジ
スタを備え、それらのレジスタの中身はＣＰＵによりプ
ログラミングされ、ＤＭＡ１０２〜１０４はその設定コ
マンドの内容に従って動作するようになっている。

【００１１】図２（ｂ）〜（ｄ）はコントロールレジス
タの一例としてＤＭＡ１０３のものを示すものである。
前述したように、ＤＭＡ１０３はＤＭＡ１０２とＤＭＡ
１０４とメモリ１０７とを転送相手とするもので、コン
トロールレジスタはそれに応じた構造を備えている。

【００１２】このコントロールレジスタは、転送コマン
ドの内容を示す図２（ｂ）に示すようなモード表示レジ
スタ（ＭＯＤＥ）と、転送先メモリの先頭アドレスを示
す図２（ｃ）に示すようなアドレス表示レジスタ（Ａｄ
ｄ）と、データ転送数を示す図２（ｄ）に示すようなデ
ータ転送数表示レジスタ（Ｌｅｎ）とを有している。

【００１３】モード表示レジスタは、データの転送方向
を示す転送方向表示ビット（ビット０）、相手ＤＭＡを
示す相手ＤＭＡ表示ビット（ビット１，２）を備えてい
る。

【００１４】転送方向表示ビットは、“０”のときリー
ドモードであることを示し、“１”のときライトモード
であることを示す。相手ＤＭＡ表示ビットは、ビット１
がＤＭＡ１０２に対するビット、ビット２がＤＭＡ１０
４に対するビットとされ、各ビットにおいて“１”が設
定されているとき、そのビットに対応するＤＭＡ１０２
あるいは１０４がデータ転送のやりとりを行う相手であ
ることを示すようになっている。例えば、転送相手がＤ
ＭＡ１０２のときにはこれに対応するビット１が
“１”、ＤＭＡ１０４に対応するビット２が“０”に設
定される。

【００１５】アドレスレジスタはメモリ１０７の転送対
象領域の先頭アドレスを書くもので、転送処理に伴って
カウントアップされて更新される。これにより転送処理
毎のアクセスアドレスが明示されることとなる。データ
転送数表示部は転送処理に伴ってカウントダウンされる
もので、これにより全ての転送対象データを確実に転送
することができるものである。

【００１６】レングスレジスタは、転送するデータ数を
書くものであり、転送処理に伴ってカウントダウンさ
れ、これが“０”になると当該転送処理終了となる。

【００１７】以上、ＤＭＡ１０３のコントロールレジス
タの構造を説明したが、ＤＭＡ１０２，１０４のコント
ロールレジスタも同様の構造とされるが、ただそれらの
転送相手はＩ／ＯポートかＤＭＡであるため、それらの
コントロールレジスタには、相手にメモリが含まれると
きに必要なレジスタ、つまりアドレスレジスタは無く、
それ以外のモードレジスタ及びレングスレジスタは同様
に備える。なお、モードレジスタに関し、ＤＭＡ１０２
の相手ＤＭＡ表示ビットは、例えばビット１がＤＭＡ１
０３に対するもの、ビット２がＤＭＡ１０４に対するも
のとされ、ＤＭＡ１０４の相手ＤＭＡ表示ビットは、例
えばビット１がＤＭＡ１０２に対するもの、ビット２が
ＤＭＡ１０３に対するものとされる。

【００１８】１０５はバスコントローラであり、ＤＭＡ
１１８からのＢＲＱ(Bus Request）信号に応答して内部
バスの調停を行い、バス使用権を設定したところでバス
許可信号をＤＭＡ１０３に与える。

【００１９】１０６はメモリ１０７のモード（ライト／
リード）制御を行うメモリコントローラであり、ＤＭＡ
１０３からのリード／ライト指示によりメモリ１０７の
モードを設定する。

【００２０】各ＤＭＡ１０３〜１０５は、その各自の転
送処理終了時に、信号線１２４，１２５，１２６上に終
了通知信号を発生する。１２７はマスク設定レジスタ、
１２８は各ＤＭＡ１０３〜１０５に対設されたマスク用
アンドゲート、１２９はオアゲートであり、各ＤＭＡ１
０３〜１０５からの終了通知信号は、それぞれ対応する
アンドゲート１２８を介してオアゲート１２９に入力さ
れ、このオアゲート１２９から信号線１３０を通じてＣ
ＰＵに供給される。マスク設定レジスタ１２７は各ＤＭ
Ａ１０３〜１０５に対応したビットを備え、ＤＭＡ１０
３〜１０５のうち終了通知の必要なもの以外はＣＰＵへ
伝達されないようにするためのものである。すなわち、
ＣＰＵが知りたいのは特に転送経路の最下流に位置する
ＤＭＡの終了である。よって、他のＤＭＡからの終了通
知はマスクする必要がある。そのため、レジスタ１２７
の各ビットのうち、終了通知が必要なＤＭＡに対応する
ビットのみ論理“０”、他のＤＭＡに対応するビットは
論理“１”に設定され、その出力によりアンドゲート１
２８を開閉し、終了通知を通過させたり、禁止したりす
るものである。

【００２１】次に、以上のように構成されたシステムの
動作について説明する。まず、当該システムにおいてデ
ータ転送を実行する場合、ＣＰＵにより各ＤＭＡ１０２
〜１０４のコントロールレジスタについて全てプログラ
ミングを完了させ、その後、起動信号を各ＤＭＡに与え
ることととなる。ここでは、Ｉ／Ｏポート１０１からの
データをメモリ２０７にライトする場合を説明する。

【００２２】この場合、転送に関与するのはＤＭＡ１０
２，１０３であり、それらの各コントロールレジスタは
次のように設定される。

【００２３】ＤＭＡ１０２のコントロールレジスタは、
モード表示レジスタの方向表示ビット０はライトモード
であることから“１”、転送相手ＤＭＡ表示ビット１，
２は相手がＤＭＡ１０３であることからビット１が
“１”、ビット２が“０”となる。

【００２４】ＤＭＡ１０３のコントロールレジスタは、
モードレジスタの方向表示ビット０はライトモードであ
ることから“１”、転送相手ＤＭＡ表示ビット１，２は
相手がＤＭＡ１０２であることからビット１が“１”、
ビット２が“０”が設定される。

【００２５】また、マスクレジスタ１２７には、その各
ビットがＭＳＢから順にＤＭＡ１０２・ＤＭＡ１０３・
ＤＭＡ１０４に対応しているとすると、最下流のＤＭＡ
１０３に対応するビットのみ０とするため、“１０１”
が設定される。

【００２６】そして、このような設定により、初期にお
いては、ＤＭＡ１０２はＩ／Ｏポート１０１からのデー
タ取引き要求を示すＤＲｅｑ信号待ちの状態、ＤＭＡ１
０３はＤＭＡ１０２からのＲｅｑ信号待ちの状態とな
る。

【００２７】信号線１０９上にそのＤＲｅｑ信号が発現
すると、これにより開始条件が成立するため、ＤＭＡ１
０２は、内部バッファの空きを確認した上で、信号線１
１０にＤＡｃｋ信号を出し、その後、Ｉ／Ｏポート１０
１から送られてくるデータをバス１０８を通じて受取
り、これを内部バッファに書込む。

【００２８】ＤＭＡ１０２は、この書込みにより内部バ
ッファにデータが存在するようになると、内部バッファ
のデータをＤＭＡ１０３に受取らせるべく信号線１１２
上にＲｅｑ信号を出す。

【００２９】すると、ＤＭＡ１０３が、これに応答して
内部バッファの空きを確認した上で、信号線１１３上に
Ａｃｋ信号を出す。すると、ＤＭＡ１０２が、信号線１
１２上のＲｅｑ信号をクリアすると共に、バス１１１上
に内部バッファのデータを送出する。ＤＭＡ１０３は信
号線１１３上にＡｃｋ信号を出すと同時にバス１１１上
のデータ待ち状態となっているため、そのバス１１１上
に送出されたＤＭＡ１０２からのデータを内部バッファ
に格納する。

【００３０】このＤＭＡ１０３もその内部バッファにデ
ータが存在するようになると、信号線１１８にＢＲＱ
（バスリクエスト）信号を送出する。

【００３１】すると、バスコントローラ１０５はそのＤ
ＭＡ１０３からのＢＲＱ信号を調停対象にし、ＤＭＡ１
０３にバス使用権を設定したところで信号線１１９上に
ＢＡＫ（バス使用許可）信号を出す。ＤＭＡ１０３は、
このＢＡＫ信号を受けて、信号線１２０上にライト指令
信号を出す。これにより、メモリコントローラ１０６が
信号線１２３上をライトモードに設定する。そして、Ｄ
ＭＡ１０３は信号線１２１上にアドレス信号を出すとと
もに信号線１２２上にデータ信号を出し、メモリ１０７
にデータをライトする。

【００３２】このようにして処理が進み、ＤＭＡ１０
２、ＤＭＡ１０３がこの順で当該転送処理に係る処理を
終了して行き、その各終了時において各信号線１２４，
１２５上に終了通知信号が出力される。この終了通知信
号はＤＭＡ１０２から先に出るが、このＤＭＡ１０２の
終了通知はアンドゲート１２８でマスクされるためＣＰ
Ｕには伝達されない。よって、ＤＭＡ１０３の終了通知
のみＣＰＵに通知されることとなる。

【００３３】ところで、近時では、このようなシステム
でコマンドチェーンを行うことも考えられている。

【００３４】すなわち、各ＤＭＡのコントロールレジス
タへ１度に複数の転送コマンドを設定し、その複数のコ
マンドを連続的に実行しようというものである。

【００３５】この場合には、マスクレジスタの設定も同
時に行うこととなる。

【００３６】

【発明が解決しようとする課題】しかしながら、このマ
スクレジスタへの設定があるために、上記コマンドチェ
ーンはメリットが無いものとされている。

【００３７】例えば、ＤＭＡに２つのコマンドを設定す
る場合に１つ目のものが“０１”のマスク、２つ目のコ
マンドが“１０”のマスクを要するとしたとき、コマン
ドの都度にマスクを設定し直すことになる。この設定の
タイミングは前のコマンドの終了通知で取ることができ
るが、この設定が済むまではＤＭＡの処理が行えず、結
局のところ、コマンドの設定のし直しと近くなり、コマ
ンドチェーンとしての運用は実質不可能である。

【００３８】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところはコマンド
チェーンの運用を可能としたデータ転送装置を提供する
ことにある。

【００３９】

【課題を解決するための手段】本発明のデータ転送装置
は、複数のデータ転送経路のポート毎に配置するＤＭＡ
を構成するものであって、転送形態及び割込み許可を含
む転送モードを設定するための転送モード記憶手段と、
上記転送形態記憶手段の示す転送形態でデータ転送処理
を実行する転送処理実行手段と、この転送処理実行手段
の処理が終了したときであって、かつ上記割込み許可記
憶手段に割込み許可が設定されているときＣＰＵに対す
る終了通知を発生する終了通知発生手段とを備えている
ことを特徴とする。

【００４０】上記転送モード記憶手段は複数個をキュー
構造で組合わせ、そのコマンドチェーンの実行指示を設
定可能としたコントロールレジスタにより構成すること
ができる。

【００４１】

【作用】本発明によれば、転送モード記憶手段に終了通
知の発生についての許可・禁止を設定可能とし、終了通
知発生手段はその設定の有無に応じて終了通知を発生す
る、というマスクと同様の効果が得られるようになって
いるため、かかる設定をもコマンド設定と同時に行うこ
とができ、コマンドチェーンの運用が可能となる。

【００４２】特に、コマンドチェーンの実行指示をコン
トロールレジスタで設定するようにすれば、コマンドチ
ェーンの実行指示を別のレジスタで行うときより、デバ
ッグを行い易い。また、プログラミングも楽になる。

【００４３】

【実施例】以下に本発明の実施例について図面を参照し
つつ説明する図１は本発明の一実施例に係るデータ転送
装置のシステム構成を示すものである。

【００４４】まず、図１（ａ）において、２０１，２２
９はＩ／Ｏポートであり、これらＩ／Ｏポート２０１，
２２９は、ＣＰＵ、ディスクコントローラ等に接続され
たものである。以下、説明の便宜上、Ｉ／Ｏポート２０
１がＣＰＵに、Ｉ／Ｏポート２２９がディスクコントロ
ーラに接続されているものとする。２０２〜２０４はＤ
ＭＡ、２０７はメモリであり、ここでは、Ｉ／Ｏポート
２０１とＤＭＡ２０２との間、Ｉ／Ｏポート２２９とＤ
ＭＡ２０４との間、ＤＭＡ２０２とＤＭＡ２０４との
間、ＤＭＡ２０２とＤＭＡ２０３との間、ＤＭＡ２０４
とＤＭＡ２０３との間、ＤＭＡ２０３とメモリ２０７と
の間、においてデータ転送が行われるシステム構成とな
っている。

【００４５】このＩ／Ｏポート２０１は、メモリ２０７
へデータをライトする場合、及びＩ／Ｏポート２２９へ
データを転送する場合に、データ取引き要求を示すＤＲ
ｅｑ信号（ＤＭＡリクエスト信号）を信号線２０９上に
出し、その後、信号線２１０にＤＡｃｋ信号（ＤＭＡ許
可信号）が出るのを待って、データバス２０８上にライ
トあるいは転送データを出力する。

【００４６】また、このＩ／Ｏポート２０１は、メモリ
２０７からデータをリードする場合、及びＩ／Ｏポート
２２９からデータをリードする場合に、データ要求を示
すＤＲｅｑ信号を信号線２０９上に出し、その後、信号
線２１０にＤＡｃｋ信号が出ると、データバス２０８上
のデータを取込むものである。その後、Ｉ／Ｏポート２
０１は、取込んだデータをＣＰＵへ送出することとな
る。

【００４７】Ｉ／Ｏポート２２９は、メモリ２０７へデ
ータをライトする場合、及びＩ／Ｏポート２０１へデー
タを転送する場合に、データ取引き要求を示すＤＲｅｑ
信号（ＤＭＡリクエスト信号）を信号線２３１上に出
し、その後、信号線２３２にＤＡｃｋ信号（ＤＭＡ許可
信号）が出るのを待って、データバス２３０上にライト
あるいは転送データを出力する。

【００４８】また、このＩ／Ｏポート２２９は、メモリ
２０７からデータをリードする場合、及びＩ／Ｏポート
２０１からデータをリードする場合に、データ要求を示
すＤＲｅｑ信号を信号線２３１上に出し、その後、信号
線２３１にＤＡｃｋ信号が出ると、データバス２３０上
のデータを取込むものである。その後、Ｉ／Ｏポート２
２９は、取込んだデータをディスクコントローラへ送出
することとなる。

【００４９】ＤＭＡ２０２〜２０４はコントロールレジ
スタを備え、それらのレジスタの中身はＣＰＵによりプ
ログラミングされ、ＤＭＡ２０２〜２０４はその設定コ
マンドの内容に従って動作するようになっている。

【００５０】図１（ｂ）はＤＭＡの内部構造の一例とし
てＤＭＡ２０３のものを示している。

【００５１】この図に示すように、ＤＭＡ２０３はコン
トロールレジスタ２３３と転送処理実行部２３４と終了
通知発生部２３５とキュー制御部２３６とを備えてい
る。

【００５２】コントロールレジスタ２３３は、前述した
ように、ＤＭＡ２０３はＤＭＡ２０２とＤＭＡ２０４と
メモリ２０７とを転送相手とするもので、コントロール
レジスタはそれに応じた構造を備えている。

【００５３】このコントロールレジスタは、転送コマン
ドの内容を示す図１（ｃ）に示すようなモード表示レジ
スタ（ＭＯＤＥ）と、転送先メモリの先頭アドレスを示
す図１（ｄ）に示すようなアドレス表示レジスタ（Ａｄ
ｄ）と、データ転送数を示す図１（ｅ）に示すようなデ
ータ転送数表示レジスタ（Ｌｅｎ）とを有し、図１
（ｆ）に示すようにキュー構造のＦＩＦＯからなってい
る。

【００５４】モード表示レジスタは、データの転送方向
を示す転送方向表示ビット（ビット０）、相手ＤＭＡを
示す相手ＤＭＡ表示ビット（ビット１，２）、割込み許
可表示ビット（ビット６）、コマンドチェーンを行うこ
とを示すコマンドチェーン表示ビット（ビット７）、そ
の他の表示ビット（ビット３〜５）を備えたコマンド表
示部を備えている。

【００５５】転送方向表示ビットは、“０”のときリー
ドモードであることを示し、“１”のときライトモード
であることを示す。相手ＤＭＡ表示ビットは、ビット１
がＤＭＡ２０２に対するビット、ビット２がＤＭＡ２０
４に対するビットとされ、各ビットにおいて“１”が設
定されているとき、そのビットに対応するＤＭＡ２０２
あるいは２０４がデータ転送のやりとりを行う相手であ
ることを示すようになっている。例えば、転送相手がＤ
ＭＡ２０２のときにはこれに対応するビット１が
“１”、ＤＭＡ２０４に対応するビット２が“０”に設
定される。

【００５６】割込み許可表示ビットは、“０”のとき禁
止状態であることを示し、“１”のとき許可状態である
ことを示しており、よって、この割込み許可表示ビット
が“１”に設定されているときのみ転送処理終了時に終
了割込み信号が発生され、同ビットが“０”に設定され
ているときには転送処理が終了しても終了割込み信号が
発生されないようになっている。

【００５７】この割込み許可表示ビットは当該ＤＭＡ２
０３が転送経路の最下流に位置する場合にのみ“１”に
設定され、それ以外は“０”に設定される。

【００５８】コマンドチェーン表示ビットは、“０”の
ときコマンドチェーンを行わない、つまり、現在実行対
象となっているコマンドの後に別のコマンドが連続設定
されていないことを示しており、“１”のときにはコマ
ンドチェーンを行う、つまり現在実行対象となっている
転送コマンドの後に別のコマンドが連続して設定されて
いることを示すものである。

【００５９】アドレス表示部は転送処理に伴ってカウン
トアップされて更新されるもので、これにより転送処理
毎のアクセスアドレスが明示されることとなる。データ
転送数表示部は転送処理に伴ってカウントダウンされる
もので、これにより全ての転送対象データを確実に転送
することができるものである。

【００６０】次に、コントロールレジスタは前述したよ
うにＦＩＦＯにより構成され、モード表示レジスタとア
ドレス表示レジスタとデータ転送数表示レジスタとが１
セットとされて一つの転送処理の終了毎にこのセット単
位でシフトされる。

【００６１】以上、ＤＭＡ２０３のコントロールレジス
タの構造を説明したが、ＤＭＡ２０２，２０４のコント
ロールレジスタも同様の構造とされるが、ただそれらの
転送相手はＩ／ＯポートかＤＭＡであるため、それらの
コントロールレジスタには、相手にメモリが含まれると
きに必要なレジスタ、つまりアドレス表示レジスタは無
く、それ以外のモード表示レジスタ及びデータ転送数表
示レジスタは同様に備える。なお、モード表示レジスタ
に関し、ＤＭＡ２０２の転送相手ＤＭＡ表示ビットは、
例えばビット１がＤＭＡ２０３に対するもの、ビット２
がＤＭＡ２０４に対するものとされ、ＤＭＡ２０４の転
送相手ＤＭＡ表示ビットは、例えばビット１がＤＭＡ２
０２に対するもの、ビット２がＤＭＡ２０３に対するも
のとされる。以降は、この設定で説明する。

【００６２】図１（ｂ）に戻り、転送処理実行部２３４
はコントロールレジスタ２３３の設定内容に従って上記
転送処理を行う部分であり、その実行終了時には実行終
了通知信号を終了通知発生部２３５及びキュー制御部２
３６に与える。終了通知発生部２３５は転送処理実行部
２３４からの実行終了通知信号に応答してモードレジス
タのビット６を確認し、内容が“１”のとき信号線２２
５上に終了通知を発生する。キュー制御部２３６は転送
処理実行部２３４からの実行終了通知信号に応答してモ
ードレジスタのビット７を確認し、内容が“１”のとき
コントロールレジスタをコマンド１セット分だけシフト
させるものである。

【００６３】図１（ａ）に戻り、２０５は内部バスの調
停を行うバスコントローラ、２０６はメモリ２０７のモ
ード（ライト／リード）制御を行うメモリコントローラ
である。

【００６４】以上のように構成されたシステムの動作に
ついて説明する。まず、当該システムにおいてデータ転
送を実行する場合、ＣＰＵにより各ＤＭＡ２０２〜２０
４のコントロールレジスタについて全てプログラミング
を完了させ、その後、起動信号を各ＤＭＡに与えること
ととなる。ここでは、Ｉ／Ｏポート２０１からのデータ
をメモリ２０７にライトする処理（）を実行し、続い
て、Ｉ／Ｏポート２０１からのデータをＩ／Ｏポート２
２９へ転送する処理（）を実行し、最後に、メモリ２
０７からのデータをＩ／Ｏポート２０１へ転送する処理
（）を実行する場合について説明する。このような３
つの処理を連続して実行する場合、ＤＭＡ２０２は処理
〜の全てに関与するため、そのコントロールレジス
タには処理〜全てについてその順に実行されるよう
コマンドキュー構造でプログラミングされ、ＤＭＡ２０
３は処理，に関与するため、そのコントロールレジ
スタには処理，についてその順に実行されるようコ
マンドキュー構造でプログラミングされ、ＤＭＡ２０４
については処理のみ関与することから、そのコントロ
ールレジスタには処理のみが実行されるようそれだけ
についてプログラミングされる。なお、この時、同時に
アドレス表示レジスタや転送数表示レジスタについての
設定も行われる。また、割込み許可表示ビットの設定の
仕方次第で、最後の処理が終了した時だけに終了通知
を発生するようにしたり、〜の各処理の終了毎に終
了通知を発生するようにしたり、あるいは〜のう
ち、特別な理由から必要な処理の終了時のみ、例えば処
理の終了時のみ、に終了通知を発生するようにしたり
することができるが、ここでは一例として〜の一連
の処理が終了した時だけに終了通知を発生するようにす
るケースについて説明する。

【００６５】各処理〜に関し各ＤＭＡ２０２〜２０
４のコントロールレジスタの設定内容は次の通りであ
る。

【００６６】 Ｉ／Ｏポート２０１からのデータをメ
モリ２０７に書込む場合。

【００６７】この場合、転送に関与するのはＤＭＡ２０
２，２０３であり、それらの各コントロールレジスタは
次のように設定される。

【００６８】ＤＭＡ２０２のコントロールレジスタは、
モード表示レジスタの方向表示ビット０はライトモード
であることから“１”、転送相手ＤＭＡ表示ビット１，
２は相手がＤＭＡ２０３であることからビット１が
“１”、ビット２が“０”、割込み許可ビット６は当該
転送経路の最下流ではないから“０”、コマンドチェー
ン表示ビットは、引続きの処理を行うことから“１”
が設定されている。

【００６９】ＤＭＡ２０３のコントロールレジスタは、
モード表示レジスタの方向表示ビット０はライトモード
であることから“１”、転送相手ＤＭＡ表示ビット１，
２は相手がＤＭＡ２０２であることからビット１が
“１”、ビット２が“０”、割込み許可ビット６は当該
転送経路の最下流となるが、前記したように、最後の処
理の終了時のみ割込み通知を発生させるから禁止の
“０”、コマンドチェーン表示ビットは、引続きの処
理を行うことから“１”が設定されている。

【００７０】 Ｉ／Ｏポート２０１からのデータをＩ
／Ｏポート２２９へ転送する場合。

【００７１】この場合、転送に関与するのはＤＭＡ２０
２，２０４であり、それらの各コントロールレジスタは
次のように設定される。

【００７２】ＤＭＡ２０２のコントロールレジスタは、
モード表示レジスタの方向表示ビット０はライトモード
であることから“１”、転送相手ＤＭＡ表示ビット１，
２は相手がＤＭＡ２０４であることからビット１が
“０”、ビット２が“１”、割込み許可ビット６は当該
転送経路の最下流ではないから“０”、コマンドチェー
ン表示ビットは、引続きの処理を行うことから“１”
が設定されている。

【００７３】ＤＭＡ２０４のコントロールレジスタは、
モード表示レジスタの方向表示ビット０はリードモード
であることから“０”、転送相手ＤＭＡ表示ビット１，
２は相手がＤＭＡ２０２であることからビット１が
“１”、ビット２が“０”、割込み許可表示ビット６は
当該転送経路の最下流となるが、前記したように、最後
の処理の終了時のみ割込み通知を発生させるから禁止
の“０”、コマンドチェーン表示ビットは、続く処理が
ないため“０”が設定されていることとなる。

【００７４】 メモリ２０７からのデータをＩ／Ｏポ
ート２０１へ転送する場合。

【００７５】この場合、転送に関与するのはＤＭＡ２０
２，２０３であり、それらの各コントロールレジスタは
次のように設定される。

【００７６】ＤＭＡ２０２のコントロールレジスタは、
モード表示レジスタの方向表示ビット０はリードモード
であることから“０”、転送相手ＤＭＡ表示ビット１，
２は相手がＤＭＡ２０３であることからビット１が
“１”、ビット２が“０”、割込み許可ビット６は当該
転送経路の最下流であり、かつ当該処理がコントロー
ルレジスタに設定された一連の処理の最後となるから許
可状態の“１”、コマンドチェーン表示ビットは、当然
“０”が設定されている。

【００７７】ＤＭＡ２０３のコントロールレジスタは、
モード表示レジスタの方向表示ビット０はリードモード
であることから“０”、転送相手ＤＭＡ表示ビット１，
２は相手がＤＭＡ２０２であることからビット１が
“１”、ビット２が“０”、割込み許可ビット６は当該
転送経路の最下流とならないから禁止の“０”、コマン
ドチェーン表示ビットは、この場合も“０”が設定され
ていることとなる。

【００７８】そして、上記の設定により、まず、ＤＭＡ
２０２，２０３は処理、ＤＭＡ２０４は処理のモー
ドとなる。初期において、ＤＭＡ２０２はＩ／Ｏポート
２０１からのデータ取引き要求を示すＤＲｅｑ信号待ち
の状態、ＤＭＡ２０３はＤＭＡ２０２からのＲｅｑ信号
待ちの状態となる。ＤＭＡ２０４はＤＭＡ２０２からの
信号線２１７上のＲｅｑ信号待ちの状態となる。

【００７９】信号線２０９上にそのＤＲｅｑ信号が発現
すると、これにより開始条件が成立するため、ＤＭＡ２
０２は、内部バッファの空きを確認した上で、信号線２
１０にＤＡｃｋ信号を出し、その後、Ｉ／Ｏポート２０
１から送られてくるデータをバス２０８を通じて受取
り、これを内部バッファに書込む。

【００８０】ＤＭＡ２０２は、この書込みにより内部バ
ッファにデータが存在するようになると、内部バッファ
のデータをＤＭＡ２０３に受取らせるべく信号線２１２
上にＲｅｑ信号を出す。

【００８１】すると、ＤＭＡ２０３が、これに応答して
内部バッファの空きを確認した上で、信号線２１３上に
Ａｃｋ信号を出す。すると、ＤＭＡ２０２が、信号線２
１２上のＲｅｑ信号をクリアすると共に、バス２１１上
に内部バッファのデータを送出する。ＤＭＡ２０３は信
号線２１３上にＡｃｋ信号を出すと同時にバス２１１上
のデータ待ち状態となっているため、そのバス２１１上
に送出されたＤＭＡ２０２からのデータを内部バッファ
に格納する。

【００８２】このＤＭＡ２０３もその内部バッファにデ
ータが存在するようになると、信号線２１８にＢＲＱ
（バスリクエスト）信号を送出する。

【００８３】すると、バスコントローラ２０５はそのＤ
ＭＡ２０３からのＢＲＱ信号を調停対象にし、ＤＭＡ２
０３にバス使用権を設定したところで信号線２１９上に
ＢＡＫ（バス使用許可）信号を出す。ＤＭＡ２０３は、
このＢＡＫ信号を受けて、信号線２２０上にライト指令
信号を出す。これにより、メモリコントローラ２０６が
信号線２２３上をライトモードに設定する。そして、Ｄ
ＭＡ２０３は信号線２２１上にアドレス信号を出すとと
もに信号線２２２上にデータ信号を出し、メモリ２０７
にデータをライトする。

【００８４】このようにして処理が進み、ＤＭＡ２０
２、ＤＭＡ２０３がこの順で当該転送処理に係る処理を
終了して行くが、ＤＭＡ２０２，２０３のモードレジス
タにおける割込み許可表示ビットは“０”に設定されて
いるから、信号線２２４，２２５上に終了通知信号は出
ない。

【００８５】そして、ＤＭＡ２０２，２０３はコマンド
キュー表示ビットが“１”に設定されているため当該処
理の終了により各コントロールレジスタをシフトさせ
る。これにより、ＤＭＡ２０２は処理、ＤＭＡ２０３
は処理のモードになる。

【００８６】すると、ＤＭＡ２０２はＩ／Ｏポート２０
１からのデータ取引き要求を示すＤＲｅｑ信号待ちの状
態となる。ＤＭＡ２０４は前述した通り既にＤＭＡ２０
２からのＲｅｑ信号待ちの状態となっている。また、Ｉ
／Ｏポート２２９はデータ要求を示すＤＲｅｑ信号を信
号線２３１上に出し、信号線２３２上のＤＡｃｋ信号待
ちの状態となっている。

【００８７】一方、ＤＭＡ２０３は処理のモードにな
っており、信号線２１８にＢＲＱ（バスリクエスト）信
号を送出する。すると、バスコントローラ２０５はＤＭ
Ａ２０３にバス使用権を設定したところで信号線２１９
上にＢＡＫ（バス使用許可）信号を出す。ＤＭＡ２０３
は、このＢＡＫ信号を受けて、信号線２２０上にリード
指令信号を出す。これにより、メモリコントローラ２０
６が信号線２２３上をリードモードに設定する。そし
て、ＤＭＡ２０３は信号線２２１上にアドレス信号を出
し、信号線２２２上のデータ信号を内部バッファに格納
する。このようにして内部バッファにデータが存在する
ようになると、ＤＭＡ２０３は内部バッファのデータを
ＤＭＡ２０２に受取らせるべく信号線２１４上にＲｅｑ
信号を出す。しかし、ＤＭＡ２０２は処理のモードに
なっているため、このＤＭＡ２０２からは信号線２１５
上にＡｃｋ信号が出ず、条件が成立ないため、ＤＭＡ２
０３の内部バッファが一杯になったところで、このＤＭ
Ａ２０３はメモリ２０７からのリードを中断し、その状
態でＤＭＡ２０２からのＡｃｋ信号を待機することとな
る。

【００８８】さて、処理に関し、信号線２０９上にそ
のＤＲｅｑ信号が発現すると、これに応答して、ＤＭＡ
２０２が、内部バッファの空きを確認した上で、信号線
２１０にＤＡｃｋ信号を出し、その後、Ｉ／Ｏポート２
０１から送られてくるデータをバス２０８を通じて受取
り、これを内部バッファに書込む。

【００８９】ＤＭＡ２０２は、この書込みにより内部バ
ッファにデータが存在するようになると、内部バッファ
のデータをＤＭＡ２０４に受取らせるべく信号線２１７
上にＲｅｑ信号を出す。

【００９０】すると、ＤＭＡ２０４が、これに応答して
内部バッファの空きを確認した上で、信号線２１７上に
Ａｃｋ信号を出す。すると、ＤＭＡ２０２が、信号線２
１７上のＲｅｑ信号をクリアすると共に、バス２１１上
に内部バッファのデータを送出する。ＤＭＡ２０４は信
号線２１７上にＡｃｋ信号を出すと同時にバス２１１上
のデータ待ちの状態となっているため、そのバス２１１
上に送出されたＤＭＡ２０２からのデータを内部バッフ
ァに格納する。

【００９１】このＤＭＡ２０４もその内部バッファにデ
ータが存在するようになると、信号線２３２上にＤＡｃ
ｋ信号を出した後、信号線２３０上に内部バッファのデ
ータを送出する。

【００９２】Ｉ／Ｏポート２２９はそのＤＭＡ２０４か
らのＤＡｃｋ信号によりＤＲｅｑ信号をクリアしてデー
タ受信待機状態となり、その後、信号線２３０上を送ら
れてくるデータを取り込むこととなる。

【００９３】このようにして処理が進み、ＤＭＡ２０
２、ＤＭＡ２０４がこの順で当該転送処理に係る処理を
終了して行くが、ＤＭＡ２０２，２０４のモードレジス
タにおける割込み許可表示ビットは“０”に設定されて
いるから、信号線２２４，２２６上に終了通知信号は出
ない。

【００９４】また、ＤＭＡ２０２はコントロールレジス
タをシフトさせ、処理のモードとする。

【００９５】これにより、ＤＭＡ２０３から既に出てい
るＲｅｑ信号に応答してＤＭＡ２０２が内部バッファの
空きを確認した上で、信号線２１５上にＡｃｋ信号を出
す。すると、ＤＭＡ２０３が、信号線２１４上のＲｅｑ
信号をクリアすると共に、バス２１１上に内部バッファ
のデータを送出する。ＤＭＡ２０２は信号線２１５上に
Ａｃｋ信号を出すと同時にバス２１１上のデータ待ち状
態となっているため、そのバス２１１上に送出されたＤ
ＭＡ２０３からのデータを内部バッファに格納する。こ
れにより、ＤＭＡ２０３の内部バッファに空きが生ずる
ため、メモリ２０７からのデータ読出しを再開する。

【００９６】このＤＭＡ２０２はその内部バッファにデ
ータが存在するようになると、信号線２１０にＤＡｃｋ
信号を出し、続いて内部バッファのデータをバス２０８
上に送り出す。

【００９７】Ｉ／Ｏポート２０１は信号線２１０上のＤ
Ａｃｋ信号によりＤＲｅｑ信号をクリアし、バス２０８
上のデータを取込む。

【００９８】このようにして処理が進み、ＤＭＡ２０
３、ＤＭＡ２０２がこの順で当該転送処理に係る処理を
終了して行くが、ＤＭＡ２０３のモードレジスタにおけ
る割込み許可表示ビットは“０”に設定されているか
ら、信号線２２５上に終了通知信号は出ない。しかし、
追って、処理が終了するＤＭＡ２０２のモードレジスタ
には割込み許可表示ビット“１”が設定されているか
ら、その処理終了と同時に信号線２２４上に終了通知信
号を出す。これにより、ＣＰＵは〜の全処理の終了
を確認することができる。

【００９９】

【発明の効果】以上説明したように本発明によれば、転
送モード記憶手段に終了通知の発生についての許可・禁
止を設定可能とし、終了通知発生手段はその設定の有無
に応じて終了通知を発生する、というマスクと同様の効
果が得られるようになっているため、かかる設定をもコ
マンド設定と同時に行うことができ、コマンドチェーン
の運用が可能となる。

【０１００】特に、コマンドチェーンの実行指示をコン
トロールレジスタで設定するようにすれば、コマンドチ
ェーンの実行指示を別のレジスタで行うときより、デバ
ッグを行い易い。また、プログラミングも楽になる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデータ転送システムの
構成を示すブロックダイアグラム。

【図２】従来の思想で複数データ転送経路を有するシス
テムを組んだ場合の構成を示すブロックダイアグラム。

【符号の説明】

２０１，２２９ Ｉ／Ｏポート ２０２〜２０４ ＤＭＡ ２０５ バスコントローラ ２０６ メモリコントローラ ２０７ メモリ ２３３ コントロールレジスタ ２３４ 転送処理実行部 ２３５ 終了通知発生部 ２３６ キュー制御部

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数のデータ転送経路のポート毎に配置す
   るＤＭＡを構成するデータ転送装置であって、 転送形態及び割込み許可を含む転送モードを設定するた
   めの転送モード記憶手段と、 前記転送形態記憶手段の示す転送形態でデータ転送処理
   を実行する転送処理実行手段と、 該転送処理実行手段の処理が終了したときであって、か
   つ前記割込み許可記憶手段に割込み許可が設定されてい
   るときＣＰＵに対する終了通知を発生する終了通知発生
   手段とを備えているデータ転送装置。
2. 【請求項２】複数の転送モード記憶手段をキュー構造で
   形成し、そのコマンドチェーンの実行指示を設定可能と
   したコントロールレジスタを備えている請求項１記載の
   データ転送装置。