JPH05298239A

JPH05298239A - ダイレクト・メモリー・アクセス制御回路

Info

Publication number: JPH05298239A
Application number: JP9836092A
Authority: JP
Inventors: Nobuo Ikeshoji; 伸夫池庄司; Tamotsu Ito; 保伊藤
Original assignee: Hitachi Image Information Systems Inc; Hitachi Ltd; Hitachi Video and Information System Inc
Current assignee: Hitachi Image Information Systems Inc; Hitachi Ltd; Hitachi Advanced Digital Inc
Priority date: 1992-04-18
Filing date: 1992-04-18
Publication date: 1993-11-12

Abstract

(57)【要約】【目的】ＤＭＡ転送を制御する機能を有するシステム
間で簡単な構成にてＤＭＡ転送を行わせることができ
る。【構成】ＤＭＡ制御回路１０３は／ＤＲＥＱ信号がア
クティブ状態にすると、システム１０１または１０２は
／ＤＡＣＫ信号をアクティブ状態にする。ＤＭＡ制御回
路１０３は／ＤＡＣＫ信号がアクティブ状態になると、
ＲＥＡＤＹ信号を非アクティブ状態とし、その後、ＲＥ
ＡＤＹ信号をアクティブ状態にすると、システム１０１
または１０２は／ＤＡＣＫ信号を非アクティブ状態にす
る。この経過を１サイクルとして、繰り返しによりＤＭ
Ａ転送が実行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システム間にてダイレ
クト・メモリー・アクセス（以下、ＤＭＡという）転送
を行わせ得るＤＭＡ制御回路に関するものである。

【０００２】

【従来の技術】従来の、システムと外部周辺装置との間
のＤＭＡ転送について、図２を用いて説明する。

【０００３】図２に示すシステムは、ＤＭＡ転送を制御
する機能、すなわち、ＤＭＡコントローラ（以下、ＤＭ
ＡＣという。）２０２を有している。以下、ＤＭＡ転送
する際の動作について説明する。

【０００４】まず、システム内のＣＰＵ２０１が、シス
テム内のＤＭＡＣ２０２に、アドレスバス２０３，デー
タバス２０４，制御バス２０５を介して、処理内容を指
示する。次に、ＤＭＡＣ２０２は、ＣＰＵ２０１から指
示された処理内容にしたがって、アドレスバス２０３，
制御バス２０５を制御し、システム内のシステムメモリ
２０６とシステムの外にある外部周辺装置２０７との間
でＤＭＡ転送をデータバス２０４を介して行う。

【０００５】すなわち、ＤＭＡＣ２０２は、制御バス２
０５を介して、外部周辺装置２０７からのＤＭＡ要求信
号（以下、ＤＲＥＱ信号という。）２０８に対して、Ｄ
ＭＡ受付信号（以下、／ＤＡＣＫ信号という。）２０９
と、外部周辺装置２０７からの読み出しを制御する信号
（以下、／ＩＯＲＤ信号という。）２１０もしくは外部
周辺装置２０７への書き込みを制御する信号（以下、／
ＩＯＷＲ信号という。）２１１を出力する。この時のタ
イミング調整は、ＲＥＡＤＹ信号２１２を用いて行う。

【０００６】システムメモリ２０６に対しては、アドレ
スバス２０３を介してメモリアドレスを指定し、制御バ
ス２０５を介して、システムメモリ２０６からの読み出
しを制御する信号（以下、／ＭＥＲＤ信号という。）２
１３もしくはシステムメモリ２０６への書き込みを制御
する信号（以下、／ＭＥＷＲ信号という。）２１４を出
力する。

【０００７】一方、従来の、外部周辺装置と外部周辺装
置との間のＤＭＡ転送については、例えば、特開平２−
２８０２５７号公報において記載されている。

【０００８】

【発明が解決しようとする課題】しかし、上記した従来
技術においては、図２に示す構成にしろ、特開平２−２
８０２５７号公報に記載の構成にしろ、システムとシス
テムとの間のＤＭＡ転送について、何ら考慮されていな
かった。

【０００９】すなわち、図２に示す構成を利用して、シ
ステムと外部周辺装置との間でなく、システムとシステ
ムとの間でのＤＭＡ転送を行おうとした場合、規格化さ
れたデータ転送のプロトコル、例えば、ＳＣＳＩ（Smal
l Computer System Interface:ANSI X3.131-1986規格）
等を使用する必要があり、そのため、複雑な専用インタ
ーフェイス・ハードウェア及び専用のインターフェイス
・プロトコル・ソフトウェアを用意する必要があった。

【００１０】また、特開平２−２８０２５７号公報の記
載の構成では、外部周辺装置と外部周辺装置との間のＤ
ＭＡ転送を、ＤＭＡ転送を制御する機能を有するシステ
ムで実現させるだけであり、システムとシステムとの間
のＤＭＡ転送を実現するには至っていなかった。

【００１１】本発明の目的は、簡単な構成にて、システ
ムとシステムとの間でＤＭＡ転送を行わせることができ
るＤＭＡ制御回路を提供することにある。

【００１２】

【課題を解決するための手段】本発明は、上記目的を達
成するため、ＤＭＡ転送を制御する機能を有する第１の
システム（以下、ホストシステムという。）と、ＤＭＡ
転送を制御する機能を有する第２のシステム（以下、サ
ブシステムという。）との間に、ＤＭＡ制御回路を介在
させたものである。

【００１３】ＤＭＡ制御回路は、第１の構成として、／
ＤＡＣＫ信号の前端エッジを検出する検出回路と、ホス
トシステムのＤＭＡＣとサブシステムのＤＭＡＣとが両
方ともＤＭＡ転送可能状態になったことを検出する検出
回路と、から成るようにした。

【００１４】また、ＤＭＡ制御回路は、第２の構成とし
て、ＤＭＡ開始信号またはサブシステムのＤＭＡ受付信
号に応じて、ホストシステムに対するＤＭＡ要求信号を
アクティブ状態にする第１のＤＭＡ要求手段と、ホスト
システムが出力するデータを記憶してサブシステムへ記
憶したデータを出力する記憶手段と、サブシステム対す
るＤＭＡ要求信号をアクティブ状態にする第２のＤＭＡ
要求手段と、から成るようにした。

【００１５】

【作用】ＤＭＡ制御回路により、二つのシステム（ホス
トシステム，サブシステム）が、それぞれ独立に周辺装
置に対してＤＭＡ転送を実行している事と等価な動作を
する。

【００１６】ＤＭＡ制御回路の第１の構成においては、
／ＤＡＣＫ信号が入力されると、／ＤＡＣＫ信号の前端
エッジを検出する検出回路により、ＲＥＡＤＹ信号を生
成する。この結果、ＲＥＡＤＹ信号は、レディ状態から
ノットレディ状態へ変化する。ホストシステムのＤＭＡ
Ｃと、サブシステムのＤＭＡＣとが、両方ともＤＭＡ転
送可能状態になったことを検出する検出回路の出力信号
により、ＲＥＡＤＹ信号がノットレディ状態からレディ
状態へと変化する。ＲＥＡＤＹ信号が、レディ状態にな
るのを待って、／ＤＡＣＫ信号が非アクティブ状態にな
る。以上の経過でＤＭＡ転送の１サイクルが終了する。

【００１７】ＤＭＡ制御回路の第２の構成においては、
ホストシステムがＤＭＡ開始信号をアクティブにする
と、第１のＤＭＡ要求手段はホストシステムに対するＤ
ＭＡ要求信号をアクティブにするので、ホストシステム
は転送データを出力する。記憶手段がこのデータを記憶
し、第２のＤＭＡ要求手段がサブシステムに対するＤＭ
Ａ開始信号をアクティブにする。サブシステムは記憶手
段の出力するデータを読み込むと、ＤＭＡ受付信号をア
クティブにする。第１のＤＭＡ要求手段はサブシステム
のＤＭＡ受付信号に応じて、ホストシステムに対するＤ
ＭＡ要求信号をアクティブにするので、次々にＤＭＡ転
送を行うことができる。

【００１８】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明の一実施例を示すハードウェアブロッ
ク図である。

【００１９】ＤＭＡ制御回路１０３は、ホストシステム
１０１とサブシステム１０２との間に介在している。な
お、いずれのシステムも、ＤＭＡ転送を制御する機能、
すなわち、ＤＭＡＣを有している。

【００２０】ＤＭＡ制御回路１０３は、ホストシステム
１０１から／Ｈ＿ＤＡＣＫ信号１０４，／Ｈ＿ＩＯＲＤ
信号１０５，／Ｈ＿ＩＯＷＲ信号１０６を、サブシステ
ム１０２から／Ｓ＿ＤＡＣＫ信号１０７，／Ｓ＿ＩＯＲ
Ｄ信号１０８，／Ｓ＿ＩＯＷＲ信号１０９をそれぞれ入
力すると共に、ホストシステム１０１へＨ＿ＤＲＥＱ信
号１１０，Ｈ＿ＲＥＡＤＹ信号１１１を、サブシステム
１０２へＳ＿ＤＲＥＱ信号１１２，Ｓ＿ＲＥＡＤＹ信号
１１３をそれぞれ出力する。また、データは、ホストシ
ステム１０１のデータバスであるＨ＿ＤＡＴＡバス１１
４及びサブシステム１０２のデータバスであるＳ＿ＤＡ
ＴＡバス１１５を介して、転送される。

【００２１】ここで、本実施例における主要信号の機能
について説明する。／Ｈ＿ＤＲＥＱ信号１１０はＤＭＡ
転送の開始要求信号であり、アクティブ状態（Ｌレベ
ル）になるとホストシステム１０１はＤＭＡ転送動作を
開始する。

【００２２】／Ｈ＿ＤＡＣＫ信号１０４は／Ｈ＿ＤＲＥ
Ｑ信号１１０の受付信号であり、／Ｈ＿ＤＲＥＱ信号１
１０がアクティブ状態（Ｌレベル）になるとアクティブ
状態になり、１データの転送が終わるまでアクティブ状
態を保つ。

【００２３】Ｈ＿ＲＥＡＤＹ信号１１１はホストシステ
ム１０１のＣＰＵを待機状態にさせる信号であり、ホス
トシステム１０１のＣＰＵはＨ＿ＲＥＡＤＹ信号１１１
が非アクティブ状態（Ｌレベル）にある間、待機状態と
なる。

【００２４】／Ｓ＿ＤＲＥＱ信号１１２はＤＭＡ転送の
開始要求信号であり、アクティブ状態（Ｌレベル）にな
るとサブシステム１０２はＤＭＡ転送動作を開始する。

【００２５】／Ｓ＿ＤＡＣＫ信号１０７は／Ｓ＿ＤＲＥ
Ｑ信号１１２の受付信号であり、／Ｓ＿ＤＲＥＱ信号１
１２がアクティブ状態（Ｌレベル）になるとアクティブ
状態になり、１データの転送が終わるまでアクティブ状
態を保つ。

【００２６】Ｓ＿ＲＥＡＤＹ信号１１３はサブシステム
１０２のＣＰＵを待機状態にさせる信号であり、サブシ
ステム１０２のＣＰＵはＳ＿ＲＥＡＤＹ信号１１３が非
アクティブ状態（Ｌレベル）にある間、待機状態とな
る。

【００２７】本実施例におけるＤＭＡ転送の制御手順
は、ＤＭＡ制御回路１０３からの、ＤＭＡ要求信号であ
る／ＤＲＥＱ信号がアクティブ状態（Ｌレベル）になる
と、ＤＭＡ転送要求を受け付けたことを示す／ＤＡＣＫ
信号がアクティブ状態（Ｌレベル）になる。そして、／
ＤＡＣＫ信号がアクティブ状態（Ｌレベル）になると、
ＲＥＡＤＹ信号が非アクティブ状態（Ｌレベル）とな
り、その後、ＲＥＡＤＹ信号がアクティブ状態（Ｈレベ
ル）になると、／ＤＡＣＫ信号が非アクティブ状態（Ｈ
レベル）になる。すなわち、／ＤＲＥＱ信号がアクティ
ブ状態（Ｌレベル）になると、／ＤＡＣＫ信号が非アク
ティブ状態（Ｈレベル）からアクティブ状態（Ｌレベ
ル）になり、その後、再び非アクティブ状態（Ｈレベ
ル）となる。この経過を１サイクルとして、繰り返しに
よりＤＭＡ転送が実行される。

【００２８】図３は図１のＤＭＡ制御回路１０３の具体
的回路例を示すブロック図である。図３の回路動作につ
いて、図４のタイミングチャートを用いて説明する。

【００２９】図３のＤＭＡ制御回路１０３では、／ＤＡ
ＣＫ信号の前端エッジを検出する検出回路として、Ｄラ
ッチ回路を用いている。

【００３０】／ＲＥＳＥＴ信号３０３がＬレベルとなる
リセット時に、ＡＮＤ回路３０４の出力信号、すなわち
Ｄラッチ回路３０１及びＤラッチ回路３０２のプリセッ
ト端子信号である／ＰＲ信号３１２がＬレベルとなっ
て、Ｄラッチ回路３０１及びＤラッチ回路３０２の初期
状態では、各々のＱ端子出力（図３では、Ｈ＿ＲＥＡＤ
Ｙ信号１１１及びＳ＿ＲＥＡＤＹ信号１１３そのもので
ある。）がＨレベルに設定されている（図４イ）。な
お、／ＲＥＳＥＴ信号３０３は、図１では図示しなかっ
たが、ホストシステム１０１及びサブシステム１０２か
らそれぞれＤＭＡ制御回路１０３に／ＲＥＳＥＴ信号が
入力されており、それらを基にして図３では図示してい
ないワイヤードＯＲによって生成される。

【００３１】その後、ホストシステム１０１内のＤＭＡ
ＣがＣＰＵから所定の命令を受けると、ＤＭＡ転送要求
を受け付けたことを示す／Ｈ＿ＤＡＣＫ信号１０４がＬ
レベルとなる（図４ロ）。すなわち、図１ではＤＭＡ制
御回路１０３からホストシステム１０１にＤＭＡ転送要
求信号である／Ｈ＿ＤＲＥＱ信号１１０が送られるとし
て説明したが、図３では、この／Ｈ＿ＤＲＥＱ信号１１
０が送られる代わりに、ホストシステム１０１内のＤＭ
ＡＣが、ソフトウェアＤＭＡリクエスト機能を利用し
て、ＣＰＵから所定の命令を受けることにより、自動的
に／Ｈ＿ＤＡＣＫ信号１０４をＬレベルにする。この点
については、サブシステム１０２においても同様であ
る。

【００３２】／Ｈ＿ＤＡＣＫ信号１０４がＬレベルとな
ると、反転回路３０５により反転したＨ＿ＤＡＣＫ信号
３０６がＨレベルとなる（図４ハ）。Ｄラッチ回路３０
１は、ＣＬＫ端子に入力されたＨ＿ＤＡＣＫ信号３０６
の立上りエッジ（図４ハ）（すなわち、／Ｈ＿ＤＡＣＫ
信号１０４の前端エッジである立下がりエッジ（図４
ロ））で、Ｄ端子の信号レベル（Ｌレベル固定）をラッ
チし、Ｑ端子出力であるＨ＿ＲＥＡＤＹ信号１１１をＬ
レベルにする（図４ニ）。

【００３３】また、データバスバッファ３１０は、Ｇ端
子に入力された／Ｈ＿ＤＡＣＫ信号１０４がＬレベルの
ときバスゲートを開き、ホストシステム１０１のデータ
バス（Ｈ＿ＤＡＴＡバス１１４）と結合する。なお、バ
ス方向は、ＤＩＲ端子に入力される／Ｈ＿ＩＯＲＤ信号
１０５によって制御される。

【００３４】一方、サブシステム１０２内のＤＭＡＣが
ＣＰＵから所定の命令を受けると、ＤＭＡ転送要求を受
け付けたことを示す／Ｓ＿ＤＡＣＫ信号１０７がＬレベ
ルとなり（図４ホ）、反転回路３０７により反転したＳ
＿ＤＡＣＫ信号３０８がＨレベルとなる（図４ヘ）。Ｄ
ラッチ回路３０２は、ＣＬＫ端子に入力されたＳ＿ＤＡ
ＣＫ信号３０８の立上りエッジ（図４ヘ）（すなわち、
／Ｓ＿ＤＡＣＫ信号１０７の前端エッジである立下がり
エッジ（図４ホ））で、Ｄ端子の信号レベル（Ｌレベル
固定）をラッチし、Ｑ端子出力であるＳ＿ＲＥＡＤＹ信
号１１３をＬレベルにする（図４ト）。

【００３５】また、データバスバッファ３１１は、Ｇ端
子に入力された／Ｓ＿ＤＡＣＫ信号１０７がＬレベルの
ときバスゲートを開き、サブシステム１０２のデータバ
ス（Ｓ＿ＤＡＴＡバス１１５）と結合する。なお、バス
方向は、ＤＩＲ端子に入力される／Ｓ＿ＩＯＲＤ信号１
０８によって制御される。

【００３６】また、ＤＭＡ転送するデータは、転送元の
システムが／ＤＡＣＫ信号をＬレベルにしたとき、転送
元のシステムよりＤＡＴＡバスに出力され、その後、転
送元のシステムのＲＥＡＤＹ信号がＬレベルとなって、
転送元のシステムのＣＰＵが待機状態となることによ
り、出力されたデータはそのままＤＡＴＡバス上に保持
される。一方、転送先のシステムでも、転送先のシステ
ムのＲＥＡＤＹ信号がＬレベルとなることによりＣＰＵ
が待機状態となる。

【００３７】ＯＲ回路３０９は、ホストシステム１０１
のＤＭＡＣとサブシステム１０２のＤＭＡＣとが、両方
ともＤＭＡ転送可能状態になったことを検出する検出回
路であり、ホストシステム１０１のＨ＿ＲＥＡＤＹ信号
１１１とサブシステム１０２のＳ＿ＲＥＡＤＹ信号１１
３とが、両方共非アクティブ状態（Ｌレベル）の時に、
ＯＲ回路３０９の出力信号はＬレベルとなる。この結
果、ＡＮＤ回路３０４を介して、Ｄラッチ回路３０１及
びＤラッチ回路３０２のプリセット端子信号である／Ｐ
Ｒ信号３１２がＬレベルとなり（図４チ）、各々のＱ端
子出力であるＨ＿ＲＥＡＤＹ信号１１１及びＳ＿ＲＥＡ
ＤＹ信号１１３をアクティブ状態（Ｈレベル）にする
（図４リ）。

【００３８】Ｈ＿ＲＥＡＤＹ信号１１１及びＳ＿ＲＥＡ
ＤＹ信号１１３がそれぞれアクティブ状態（Ｈレベル）
になると（図４リ）、ホストシステム１０１およびサブ
システム１０２のＣＰＵはそれぞれ待機状態を解かれ、
再び動作を開始する。この結果、転送先のシステムで
は、ＤＡＴＡバス上に保持されているデータを取り込む
ことになる。

【００３９】その後、サブシステム１０２からの／Ｓ＿
ＤＡＣＫ信号１０７が非アクティブ状態（Ｈレベル）と
なり（図４ヌ）、ホストシステム１０１からの／Ｈ＿Ｄ
ＡＣＫ信号１０４が非アクティブ状態（Ｈレベル）とな
った（図４ル）ときに、ＤＭＡ転送の１サイクルが終了
する。

【００４０】なお、図３では、システム内のＤＭＡＣが
ソフトウェアＤＭＡリクエスト機能を利用して、ＣＰＵ
から所定の命令を受けることにより、自動的に／ＤＡＣ
Ｋ信号をＬレベルにしているが、ＤＭＡ制御回路１０３
内で／ＤＲＥＱ信号を生成して、システムに送るように
しても良い。また、／ＲＥＳＥＴ信号３０３は、ホスト
システム１０１からの／ＲＥＳＥＴ信号とサブシステム
１０２からの／ＲＥＳＥＴ信号とを基にして、ワイヤー
ドＯＲにより生成しているが、ＤＭＡ制御回路１０３内
で生成しても良い。

【００４１】次に、図５は図１のＤＭＡ制御回路１０３
の他の具体的回路例を示すブロック図である。図５の回
路動作について、図６のタイミングチャートを用いて説
明する。

【００４２】図５のＤＭＡ制御回路１０３でも、／ＤＡ
ＣＫ信号の前端エッジを検出する検出回路として、Ｄラ
ッチ回路を用いている。

【００４３】／ＲＥＳＥＴ信号３０３がＬレベルとなる
リセット時に、ＡＮＤ回路５０２の出力信号、すなわち
Ｄラッチ回路５０１のプリセット端子信号である／ＰＲ
信号５０３がＬレベルとなって、Ｄラッチ回路５０１の
初期状態では、Ｑ端子出力５０４がＨレベルに、／Ｑ端
子出力（図５では、Ｈ＿ＤＲＥＱ信号１１０そのもので
ある。）がＬレベルに設定されている（図６イ）。な
お、／ＲＥＳＥＴ信号３０３は、図１では図示しなかっ
たが、ホストシステム１０１及びサブシステム１０２か
らそれぞれＤＭＡ制御回路１０３に／ＲＥＳＥＴ信号が
入力されており、それらを基にして図５では図示してい
ないワイヤードＯＲによって生成される。

【００４４】その後、サブシステム１０２内のＤＭＡＣ
がＣＰＵから所定の命令を受けると、ＤＭＡ転送要求を
受け付けたことを示す／Ｓ＿ＤＡＣＫ信号１０７がＬレ
ベルとなる（図６ロ）。すなわち、図１ではＤＭＡ制御
回路１０３からサブシステム１０２にＤＭＡ転送要求信
号である／Ｓ＿ＤＲＥＱ信号１１２が送られるとして説
明したが、図５では、この／Ｓ＿ＤＲＥＱ信号１１２が
送られる代わりに、サブシステム１０２内のＤＭＡＣ
が、ソフトウェアＤＭＡリクエスト機能を利用して、Ｃ
ＰＵから所定の命令を受けることにより、自動的に／Ｓ
＿ＤＡＣＫ信号１０７をＬレベルにする。なお、図５で
は、常に、サブシステム１０２からの／Ｓ＿ＤＡＣＫ信
号１０７が、ホストシステム１０１からの／Ｈ＿ＤＡＣ
Ｋ信号１０４より先にＬレベルとなる。

【００４５】／Ｓ＿ＤＡＣＫ信号１０７がＬレベルとな
ると、反転回路５０６により反転したＳ＿ＤＡＣＫ信号
５０７がＨレベルとなる（図６ハ）。Ｄラッチ回路５０
１は、ＣＬＫ端子に入力されたＳ＿ＤＡＣＫ信号５０７
の立上りエッジ（図６ハ）（すなわち、／Ｓ＿ＤＡＣＫ
信号１０７の前端エッジである立下がりエッジ（図６
ロ））で、Ｄ端子の信号レベル（Ｌレベル固定）をラッ
チし、Ｑ端子出力５０４をＬレベルに、／Ｑ端子出力で
あるＨ＿ＤＲＥＱ信号１１０をＨレベルにする（図６
ニ）。Ｑ端子出力５０４がＬレベルになると、ＡＮＤ回
路５０５の出力であるＳ＿ＲＥＡＤＹ信号１１３がＬレ
ベルになる（図６ホ）。

【００４６】その後、／Ｈ＿ＤＡＣＫ信号１０４がＬレ
ベルになる（図６ヘ）と、ＡＮＤ回路５０２を介して、
Ｄラッチ回路５０１のプリセット端子信号である／ＰＲ
信号５０３をＬレベルとなり（図６ト）、Ｑ端子出力５
０４をＨレベルに、／Ｑ端子出力であるＨ＿ＤＲＥＱ信
号１１０をＬレベルに設定する（図６チ）。

【００４７】その後、／Ｈ＿ＤＡＣＫ信号１０４がＨレ
ベルになる（図６リ）と、Ｓ＿ＲＥＡＤＹ信号１１３
が、ＤＭＡ転送可能状態であるＨレベルになる（図６
ヌ）。図５では、Ｈ＿ＲＥＡＤＹ信号１１１は常にＨレ
ベルであるので、ホストシステム１０１とサブシステム
１０２の両方がＤＭＡ転送可能状態を知るには、Ｓ＿Ｒ
ＥＡＤＹ信号１１３のみを検出するだけで良い（ホスト
システム１０１のＤＭＡ転送可能状態は、／Ｈ＿ＤＡＣ
Ｋ信号１０４により、Ｓ＿ＲＥＡＤＹ信号１１３に反映
させている。）。

【００４８】また、データバスバッファ３１０，３１１
は、各々のＧ端子に入力された／Ｈ＿ＤＡＣＫ信号１０
４，／Ｓ＿ＤＡＣＫ信号１０７がＬレベルのときバスゲ
ートを開き、システムのデータバス（Ｈ＿ＤＡＴＡバス
１１４，Ｓ＿ＤＡＴＡバス１１５）と結合する。なお、
バス方向は、各々のＤＩＲ端子に入力される／Ｈ＿ＩＯ
ＲＤ信号１０５，／Ｓ＿ＩＯＲＤ信号１０８によって制
御される。

【００４９】そこで、ホストシステム１０１からサブシ
ステム１０２へＤＭＡ転送をする場合、転送先のサブシ
ステム１０２では、Ｓ＿ＲＥＡＤＹ信号１１３が非アク
ティブ状態（Ｌレベル）となることによりＣＰＵが待機
状態となり、その後、転送元のホストシステム１０１
は、／Ｈ＿ＤＡＣＫ信号１０７がＬレベルの間に、ＤＭ
Ａ転送するデータをＨ＿ＤＡＴＡバス１１４に出力す
る。そして、Ｓ＿ＲＥＡＤＹ信号１１３がアクティブ状
態（Ｈレベル）になると、サブシステム１０２のＣＰＵ
は待機状態を解かれ、再び動作を開始し、Ｓ＿ＤＡＴＡ
バス１１５上のデータを取り込むことになる。

【００５０】逆に、サブシステム１０２からホストシス
テム１０１へＤＭＡ転送をする場合、サブシステム１０
２は、／Ｓ＿ＤＡＣＫ信号１０７をＬレベルにしたと
き、ＤＭＡ転送するデータをＳ＿ＤＡＴＡバス１１５に
出力し、その後、Ｓ＿ＲＥＡＤＹ信号１１３がＬレベル
となって、サブシステム１０２のＣＰＵが待機状態とな
ることにより、出力されたデータはそのままＤＡＴＡバ
ス上に保持される。その後、転送元のホストシステム１
０１は、／Ｈ＿ＤＡＣＫ信号１０７がＬレベルの間に、
Ｈ＿ＤＡＴＡバス１１４上のデータを取り込むことにな
る。

【００５１】また、／Ｈ＿ＤＡＣＫ信号１０４がＨレベ
ルになる（図６リ）と、Ｈ＿ＤＲＥＱ信号１１０がＨレ
ベルとなり、その後、サブシステム１０２からの／Ｓ＿
ＤＡＣＫ信号１０７が非アクティブ状態（Ｈレベル）と
なった（図６ル）ときに、ＤＭＡ転送の１サイクルが終
了する。

【００５２】なお、図５では、サブシステム１０２内の
ＤＭＡＣがソフトウェアＤＭＡリクエスト機能を利用し
て、ＣＰＵから所定の命令を受けることにより、自動的
に／Ｓ＿ＤＡＣＫ信号１０７をＬレベルにしているが、
ＤＭＡ制御回路１０３内で／Ｓ＿ＤＲＥＱ信号を生成し
て、サブシステム１０２に送るようにしても良い。ま
た、／ＲＥＳＥＴ信号３０３は、ホストシステム１０１
からの／ＲＥＳＥＴ信号とサブシステム１０２からの／
ＲＥＳＥＴ信号とを基にして、ワイヤードＯＲにより生
成しているが、ＤＭＡ制御回路１０３内で生成しても良
い。

【００５３】以上説明した図３及び図５では、／ＩＯＷ
Ｒ信号については、特に利用していないが、バスバッフ
ァの方向切り替え，／ＤＡＣＫ信号と論理積を取りＤＭ
Ａ転送可能状態の検出信号などに利用してもよい。

【００５４】また、以上説明した図３及び図５におい
て、ＤＭＡ転送を設定するのに必要なＤＭＡ転送モード
（シングル，ディマンド，ブロック），データ量（バイ
ト数，ワード数），システムメモリのスタートアドレス
等については、ＲＳ２３２Ｃ等の汎用通信手段により、
システム相互間で、あらかじめ通信済みであることを前
提としている。

【００５５】図７は本発明の他の実施例を示すハードウ
ェアブロック図である。ＤＭＡ制御回路８０３は、ホス
トシステム８０１とサブシステム８０２との間に介在し
ている。なお、いずれのシステムも、ＤＭＡ転送を制御
する機能、すなわち、ＤＭＡＣを有している。

【００５６】本実施例における各信号の機能について説
明する。／Ｈ＿ＤＲＥＱ信号８１０はＤＭＡ転送の開始
要求信号であり、アクティブ状態（Ｌレベル）になると
ホストシステム８０１はＤＭＡ転送動作を開始する。

【００５７】／Ｈ＿ＤＡＣＫ信号８１１は／Ｈ＿ＤＲＥ
Ｑ信号８１０の受付信号であり、／Ｈ＿ＤＲＥＱ信号８
１０がアクティブ状態になるとアクティブ状態になり、
１データの転送が終わるまでアクティブ状態を保つ。

【００５８】／Ｈ＿ＩＯＷ信号８１２は、ホストシステ
ム８０１がＨ＿ＤＡＴＡバス８１４にデータを出力する
ときにアクティブ状態（Ｌレベル）になる信号で、ホス
トシステム８０１は遅くとも／Ｈ＿ＩＯＷ信号８１２の
立ち上がり時点までにＨ＿ＤＡＴＡバス８１４上のデー
タを有効にする。

【００５９】／Ｈ＿ＩＯＲ信号８１３は、ホストシステ
ム８０１がＨ＿ＤＡＴＡバス８１４のデータを入力する
ときにアクティブ状態（Ｌレベル）になる信号で、ホス
トシステム８０１は／Ｈ＿ＩＯＲ信号８１３の立ち上が
りでＨ＿ＤＡＴＡバス８１４上のデータを取り込む。

【００６０】ＤＩＲ信号８１５はデータ転送方向を表す
信号で、Ｈレベルのときホストシステム８０１からサブ
システム８０２への転送を表し、Ｌレベルのときサブシ
ステム８０２からホストシステム８０１への転送を表
す。

【００６１】ＳＴＡＲＴ信号８１６はＤＭＡ制御回路８
０３の動作開始要求信号（負パルス）であり、ＤＭＡ制
御回路８０３はＳＴＡＲＴ信号８１６の立ち上がりでＤ
ＭＡ転送制御を開始する。

【００６２】／ＲＥＳＥＴ信号８１７はホストシステム
８０１がＤＭＡ制御回路８０３をリセットするための信
号で、アクティブ状態（Ｌレベル）になるとＤＭＡ制御
回路８０３はリセットされる。

【００６３】／Ｓ＿ＤＲＥＱ信号８１８はＤＭＡ転送の
開始要求信号であり、アクティブ状態（Ｌレベル）にな
るとサブシステム８０２はＤＭＡ転送動作を開始する。

【００６４】／Ｓ＿ＤＡＣＫ信号８１９は／Ｓ＿ＤＲＥ
Ｑ信号８１８の受付信号であり、／Ｓ＿ＤＲＥＱ信号８
１８がアクティブ状態（Ｌレベル）になるとアクティブ
状態になり、１データの転送が終わるまでアクティブ状
態を保つ。

【００６５】／Ｓ＿ＩＯＷ信号８２０は、サブシステム
８０２がＳ＿ＤＡＴＡバス８２２にデータを出力すると
きにアクティブ状態（Ｌレベル）になる信号で、サブシ
ステム８０２は遅くとも／Ｓ＿ＩＯＷ信号８２０の立ち
上がり時点までにＳ＿ＤＡＴＡバス８２２上のデータを
有効にする。

【００６６】／Ｓ＿ＩＯＲ信号８２１は、サブシステム
８０２がＳ＿ＤＡＴＡバス８２２のデータを入力すると
きにアクティブ状態（Ｌレベル）にする信号で、サブシ
ステム８０２は／Ｓ＿ＩＯＲ信号８２１の立ち上がりで
Ｓ＿ＤＡＴＡバス８２２上のデータを取り込む。

【００６７】図８は図７のＤＭＡ制御回路８０３の具体
的回路例を示すブロック図である。データセレクタ９３
０，９３１，９３２，９３３及び９３４は、Ｓ端子入力
がＨレベルのときＡ端子と同じレベルをＹ端子に出力
し、Ｓ端子入力がＬレベルのときＢ端子と同じレベルを
Ｙ端子に出力する。

【００６８】ホストシステム８０１は転送方向に従って
ＤＩＲ信号８１５を切り換えて、データセレクタ９３
０，９３１，９３２，９３３及び９３４の各々のＳ端子
入力のレベルを制御することで、ＤＭＡ制御回路８０３
のデータ転送方向を切り換える。

【００６９】まず、転送方向がホストシステム８０１か
らサブシステム８０２への場合について説明する。

【００７０】ホストシステム８０１は、ＤＭＡ転送開始
に先立ちＤＩＲ信号８１５をＨレベルにする。従って、
このとき、 (1)データセレクタ９３０，９３１，９３２，９３３及
び９３４のＡ端子はＹ端子へ接続されたのと等価にな
る。 (2)３入力負論理ＡＮＤ回路９２０のｃ端子入力は反転
回路９１０によりＬレベル固定となる。 (3)３入力負論理ＡＮＤ回路９２１のｃ端子入力がＨレ
ベル固定なので３ステートＤラッチ回路９０９のＧ端子
入力はＨレベルとなり、Ｄ端子出力は常にハイインピー
ダンス状態なので３ステートＤラッチ回路９０９は、省
略することができる。

【００７１】以上のことより、図８の回路は図９に示す
回路と等価になる。なお、図９において図８と同一の機
能を表す手段には同一の記号を付した。

【００７２】次に、図１０のタイミングチャートを用い
て図９の回路の動作について説明する。／ＲＥＳＥＴ信
号８１７がＬレベルのとき、負論理ＯＲ回路９０２と９
０６の出力は共にＬレベルになり、Ｄラッチ回路９０３
と９０４はリセットされ、／Ｈ＿ＤＲＥＱ信号８１０と
／Ｓ＿ＤＲＥＱ信号８１８は非アクティブ状態（Ｈレベ
ル）になる（図１０イ）。

【００７３】ＤＭＡ転送制御はホストシステム８０１が
発生するＳＴＡＲＴ信号８１６の負パルスの立ち上がり
から開始される。ＳＴＡＲＴ信号８１６の負パルスは、
負論理ＯＲ回路９０１を通じてＤラッチ回路９０３のＣ
ＬＫ端子に供給される。Ｄラッチ回路９０３はＣＬＫ端
子入力の立ち上がりでＤ端子入力（Ｈレベル固定）をラ
ッチし、その反転出力を／Ｑ端子から出力する。従っ
て、／Ｈ＿ＤＲＥＱ信号８１０はアクティブ状態（Ｌレ
ベル）となる（図１０ロ）。

【００７４】ホストシステム８０１は／Ｈ＿ＤＲＥＱ信
号８１０がアクティブ状態になると、ＤＭＡ転送要求を
受けたことを示す／Ｈ＿ＤＡＣＫ信号８１１をアクティ
ブ状態（Ｌレベル）にする。

【００７５】／Ｈ＿ＤＡＣＫ信号８１１がＬレベルにな
ると、負論理ＯＲ回路９０２を通じてＤラッチ回路９０
３のＣＬＫ端子入力がＬレベルになる。すると、／Ｈ＿
ＤＲＥＱ信号８１０は非アクティブ状態（Ｈレベル）と
なる（図１０ハ）。

【００７６】ホストシステム８０１は／Ｈ＿ＩＯＷ信号
８１２をＬレベルにした後、ＤＭＡ転送するデータをＨ
＿ＤＡＴＡバス８１４に出力する。即ち、Ｈ＿ＤＡＴＡ
バス８１４のレベルが確定する（図１０ニ）。３ステー
トＤラッチ回路９０８は／Ｈ＿ＩＯＷ信号８１２の立ち
上がりで、Ｈ＿ＤＡＴＡバス８１４上のデータをラッチ
する（図１０ホ）。

【００７７】Ｄラッチ回路９０４は／Ｈ＿ＩＯＷ信号８
１２の立ち上がりでＤ端子入力（Ｈレベル固定）をラッ
チして、その反転出力を／Ｑ端子から出力する。従っ
て、／Ｓ＿ＤＲＥＱ信号８１８はアクティブ状態（Ｌレ
ベル）となる（図１０ヘ）。

【００７８】サブシステム８０２は／Ｓ＿ＤＲＥＱ信号
８１８がアクティブ状態になると、ＤＭＡ転送要求を受
けたことを示す／Ｓ＿ＤＡＣＫ信号８１９をアクティブ
状態（Ｌレベル）にした後、／Ｓ＿ＩＯＲ信号８２１を
Ｌレベルにする。／Ｓ＿ＤＡＣＫ信号８１９がＬレベル
になると、負論理ＯＲ回路９０６を通して、Ｄラッチ回
路９０４のＣＬＲ端子入力がＬレベルになるので、／Ｓ
＿ＤＲＥＱ信号８１８は非アクティブ状態（Ｈレベル）
になる。３入力負論理ＡＮＤ回路９２０は／Ｓ＿ＤＡＣ
Ｋ信号８１９と／Ｓ＿ＩＯＲ信号８２１共にＬレベルな
ので、Ｌレベルを出力する。

【００７９】３ステートＤラッチ回路９０８は、Ｇ端子
入力（ゲート信号）がＨレベルの間はＱ端子出力をハイ
インピーダンス状態に保っているが、Ｇ端子入力がＬレ
ベルになるので、ラッチしてあるデータをＱ端子からＳ
＿ＤＡＴＡバス８２２に出力する（図１０チ）。

【００８０】サブシステム８０２は／Ｓ＿ＩＯＲ信号８
２１を立ち上げてＳ＿ＤＡＴＡバス８２２上のデータを
受け取った後、／Ｓ＿ＤＡＣＫ信号８１９をＨレベルに
する。３ステートラッチ回路９０８はＧ端子入力がＨレ
ベルになるので、Ｑ端子出力をハイインピーダンス状態
に戻す（図１０リ）。

【００８１】Ｄラッチ回路９０３は／Ｓ＿ＤＡＣＫ信号
８１９がＨレベルになると、負論理ＯＲ回路９０１を通
じてＣＬＫ端子入力がＨレベルになるので、／Ｈ＿ＤＲ
ＥＱ信号８１０をアクティブ状態（Ｌレベル）にする
（図１０ヌ）。

【００８２】ＤＭＡ転送制御の開始時にはＳＴＡＲＴ信
号８１６の立ち下がりで／Ｈ＿ＤＲＥＱ信号８１０をア
クティブ状態にしたが、以降のデータ転送には、ＳＴＡ
ＲＴ信号８１６は必要ない。サブシステム８０２の／Ｓ
＿ＤＡＣＫ信号８１９が立ち上がると、／Ｈ＿ＤＲＥＱ
信号８１０はアクティブ状態になり、以上説明してきた
動作（図１０ハからヌ）を繰り返すことで、次々にＤＭ
Ａ転送を行う。

【００８３】なお、転送データ量は予め、ホストシステ
ム８０１とサブシステム８０２とで記載してない他の通
信手段により決められており、ホストシステム８０１
は、ＤＭＡＣ内部の転送データ量検出手段等により、全
データの転送終了を検出する。

【００８４】図９の回路では、最後のデータ転送後で
も、／Ｈ＿ＤＲＥＱ信号８１０がアクティブになってし
まうが（図１０ル）、ホストシステム８０１内のＤＭＡ
Ｃの転送データ設定機能を使って、予め転送データ量を
設定しておくことで、／Ｈ＿ＤＲＥＱ信号８１０がアク
ティブ状態になっても、ホストシステム８０１内のＤＭ
ＡＣは／Ｈ＿ＤＲＥＱ信号８１０を受け付けないので、
余分なデータの転送を行うことはない。

【００８５】また、ホストシステム８０１は全データの
転送終了後に／ＲＥＳＥＴ信号８１７をアクティブ状態
（Ｌレベル）にすることで、／Ｈ＿ＤＲＥＱ信号８１０
を非アクティブ状態にすることができる（図１０ヲ）。

【００８６】次に、転送方向がサブシステム８０２から
ホストシステム８０１への場合に付いて説明する。ホス
トシステム８０１は、ＤＭＡ転送開始に先立ちＤＩＲ信
号８１５をＬレベルにする。従って、このとき、 (1)データセレクタ９３０，９３１，９３２，９３３及
び９３４のＢ端子はＹ端子へ接続されたのと等価にな
る。 (2)３入力負論理ＡＮＤ回路９２１のｃ端子入力はＬレ
ベル固定とみなせる。 (3)３入力負論理ＡＮＤ回路９２０のｃ端子入力がＨレ
ベルなので３ステートＤラッチ回路９０８のＧ端子入力
はＨレベルとなり、Ｄ端子出力は常にハイインピーダン
ス状態なので３ステートＤラッチ回路９０８は、省略す
ることができる。

【００８７】以上のことにより、図８の回路は図１１に
示す回路と等価になる。なお、図１１において図８と同
一の機能を表す手段には同一の記号を付した。

【００８８】図１１と図９を較べると、／Ｓ＿ＤＡＣＫ
信号８１９と／Ｈ＿ＤＡＣＫ信号８１１、／Ｓ＿ＤＲＥ
Ｑ信号８１８と／Ｈ＿ＤＲＥＱ信号８１０、／Ｓ＿ＩＯ
Ｗ信号８２０と／Ｈ＿ＩＯＷ信号８１２、／Ｓ＿ＩＯＲ
信号８２１と／Ｈ＿ＩＯＲ信号８１３、Ｓ＿ＤＡＴＡバ
ス８２２とＨ＿ＤＡＴＡバス８１４というように、サブ
システム８０２とホストシステム８０１の信号名称が入
れ替わっている以外、両者は同じ回路である。従って、
この場合は、前述した場合と逆に、サブシステム８０２
からホストシステム８０１へのデータ転送を行なうこと
ができる。転送手順は、図９の場合と同様なので省略す
る。

【００８９】ところで、前述した従来におけるシステム
と外部周辺装置との間のＤＭＡ転送においては、転送先
の外部周辺装置におけるＤＭＡ転送処理が終わるまでＲ
ＥＡＤＹ信号により待たされるので、転送元のシステム
におけるＣＰＵはアドレスバスとデータバスを使うこと
ができず、そのため、処理が中断してしまう場合があっ
た。

【００９０】しかし、本実施例におけるＤＭＡ転送にお
いては、ＤＭＡ制御装置８０３が、転送元のシステムか
らのデータをラッチするので、たとえ、転送先のシステ
ムにおけるＤＭＡ処理が終わっていなくても、転送元の
システムをＲＥＡＤＹ信号等により待たせる必要はな
い。従って、転送先のシステムがデータを受け取り、Ｄ
ＭＡ転送の開始要求信号（／Ｈ＿ＤＲＥＱ信号または／
Ｓ＿ＤＲＥＱ信号）がアクティブ状態になるまで、転送
元のシステムにおけるＣＰＵはアドレスバスとデータバ
スを使うことができる。よって、本実施例におけるＤＭ
Ａ転送では、転送先のシステムの転送処理時間が遅い場
合の待ち時間にも、転送元のシステムにおけるＣＰＵは
他の処理を行うことができるので、効率的なＣＰＵの運
用が行える。

【００９１】本実施例においては、ＳＴＡＲＴ信号８１
６と／ＲＥＳＥＴ信号８１７は共にホストシステム８０
１から発生しているが、サブシステム８０２や他システ
ムが発生しても、データ転送の動作には影響しないの
で、正常にＤＭＡ転送が行える。また、論理回路によ
り、ホストシステム８０１とサブシステム８０２と他シ
ステムのうちのどれからでも、ＳＴＡＲＴ信号８１６や
／ＲＥＳＥＴ信号８１７を発生できるようにしても良
い。

【００９２】また、図８において、Ｈ＿ＤＡＴＡバス８
１４とＳ＿ＤＡＴＡバス８２２は説明を簡略化するため
に各々１ビットで記述したが、２ビット以上（通常の８
ビット，１６ビット，３２ビットバス等）になっても同
様の手順でＤＭＡ転送が行われることは明かである。

【００９３】

【発明の効果】本発明によれば、簡単な構成にて、シス
テムとシステムとの間でＤＭＡ転送を行わせることがで
きる。また、各システムにおいては、相手方のシステム
を単なる外部周辺装置とみなしてＤＭＡ転送制御できる
ので、転送ソフトウェアが容易である。

【図面の簡単な説明】

【図１】本発明の一実施例を示すハードウェアブロック
図である。

【図２】従来のシステムと外部周辺装置との間のＤＭＡ
転送を説明するためのブロック図である。

【図３】図１のＤＭＡ制御回路１０３の具体的回路例を
示すブロック図である。

【図４】図３における要部信号のタイミングを示すタイ
ミングチャートである。

【図５】図１のＤＭＡ制御回路１０３の他の具体的回路
例を示すブロック図である。

【図６】図５における要部信号のタイミングを示すタイ
ミングチャートである。

【図７】本発明の他の実施例を示すハードウェアブロッ
ク図である。

【図８】図７のＤＭＡ制御回路８０３の具体的回路例を
示すブロック図である。

【図９】転送方向がホストシステムからサブシステムへ
の場合についての図８の等価回路を示すブロック図であ
る。

【図１０】図９における要部信号のタイミングを示すタ
イミングチャートである。

【図１１】転送方向がサブシステムからホストシステム
への場合についての図８の等価回路を示すブロック図で
ある。

【符号の説明】

１０１…ホストシステム、１０２…サブシステム、１０
３…ＤＭＡ制御回路、２０１…ＣＰＵ、２０２…ＤＭＡ
Ｃ、２０６…システムメモリ、２０７…周辺装置、３０
１，３０２，５０１…Ｄラッチ回路、３０４，５０２，
５０５…ＡＮＤ回路、３０９…ＯＲ回路、３０５，３０
７，５０６…反転回路、３１０，３１１…データバスバ
ッファ、８０１…ホストシステム、８０２…サブシステ
ム、８０３…ＤＭＡ制御回路、９０１，９０２，９０６
…負論理ＯＲ回路、９０３，９０４…Ｄラッチ回路、９
０８，９０９…３ステートＤラッチ回路、９１０…反転
回路、９２０，９２１…３入力負論理ＡＮＤ回路、９３
０，９３１，９３２，９３３，９３４…データセレク
タ。

Claims

【特許請求の範囲】

【請求項１】ダイレクト・メモリー・アクセス（以
下、ＤＭＡという）転送を制御する機能をそれぞれ有す
る第１のシステムと第２のシステムとの間に配され、該
第１のシステムとの間及び第２のシステムとの間でそれ
ぞれやり取りされるＤＭＡ転送用信号のタイミングを制
御して、該第１のシステムと第２のシステムとの間でＤ
ＭＡ転送を行わせるようにしたことを特徴とするＤＭＡ
制御回路。
【請求項２】請求項１に記載のＤＭＡ制御回路におい
て、前記ＤＭＡ転送用信号のうち、前記第１及び第２の
システムから入力される、ＤＭＡ転送要求を受け付けた
ことを示すＤＭＡ受付信号の前端エッジを検出する第１
の検出手段と、前記ＤＭＡ転送用信号のうち、所定の信
号から、前記第１及び第２のシステムのいずれもがＤＭ
Ａ転送可能状態になったことを検出する第２の検出手段
と、を具備することを特徴とするＤＭＡ制御回路。
【請求項３】請求項２に記載のＤＭＡ制御回路におい
て、前記第１の検出手段は、Ｄラッチ回路から成ること
を特徴とするＤＭＡ制御回路。
【請求項４】請求項２または３に記載のＤＭＡ制御回
路において、前記第２の検出手段は、オア回路から成
り、前記所定の信号として、前記第１及び／または第２
のシステムに出力されるレディ信号を入力することを特
徴とするＤＭＡ制御回路。
【請求項５】請求項２，３または４に記載のＤＭＡ制
御回路において、前記ＤＭＡ転送用信号のうち、前記第
１及び／または第２のシステムへ出力されるレディ信号
を用いて、前記第１のシステムと第２のシステムとの間
の同期をとるようにしたことを特徴とするＤＭＡ制御回
路。
【請求項６】請求項１に記載のＤＭＡ制御回路におい
て、前記ＤＭＡ転送用信号のうち、前記第１のシステム
に出力される、ＤＭＡ転送を要求するためのＤＭＡ要求
信号（以下、／Ｈ＿ＤＲＥＱ信号という）をアクティブ
状態にする第１のＤＭＡ要求手段と、前記第１のシステ
ムから入力されるデータを記憶し、記憶した該データを
前記第２のシステムに出力する第１の記憶手段と、前記
第２のシステムに出力される、ＤＭＡ転送を要求するた
めのＤＭＡ要求信号（以下、／Ｓ＿ＤＲＥＱ信号とい
う）をアクティブ状態にする第２のＤＭＡ要求手段と、
を具備することを特徴とするＤＭＡ制御回路。
【請求項７】請求項６に記載のＤＭＡ制御回路におい
て、前記第２のシステムから入力されるデータを記憶
し、記憶した該データを前記第１のシステムに出力する
第２の記憶手段を設けたことを特徴とするＤＭＡ制御回
路。
【請求項８】請求項６または７に記載のＤＭＡ制御回
路において、前記第１のＤＭＡ要求手段は、前記ＤＭＡ
転送用信号のうち、前記第１または第２のシステムから
入力されるＤＭＡ開始信号（以下、ＳＴＡＲＴ信号とい
う）または前記第２のシステムから入力されるＤＭＡ受
付信号（以下、／Ｓ＿ＤＡＣＫ信号という）に応じて、
前記／Ｈ＿ＤＲＥＱ信号をアクティブ状態にし、前記第
２のＤＭＡ要求手段は、前記第１のシステムから入力さ
れるＤＭＡ受付信号（以下、／Ｈ＿ＤＡＣＫ信号とい
う）に応じて、前記／Ｓ＿ＤＲＥＱ信号をアクティブ状
態にすることを特徴とするＤＭＡ制御回路。
【請求項９】請求項８に記載のＤＭＡ制御回路におい
て、前記第２のシステムから第１のシステムへＤＭＡ転
送を行わせる場合、前記第１のＤＭＡ要求手段は、前記
ＤＭＡ転送用信号のうち、前記ＳＴＡＲＴ信号またはＨ
＿ＤＡＣＫ信号に応じて、前記／Ｓ＿ＤＲＥＱ信号をア
クティブ状態にし、前記第２のＤＭＡ要求手段は、前記
／Ｓ＿ＤＡＣＫ信号に応じて、前記／Ｈ＿ＤＲＥＱ信号
をアクティブ状態にすることを特徴とするＤＭＡ制御回
路。
【請求項１０】請求項６または７に記載のＤＭＡ制御
回路において、前記第１のＤＭＡ要求手段は、前記ＤＭ
Ａ転送用信号のうち、前記第１または第２のシステムか
ら入力されるリセット信号（以下、／ＲＥＳＥＴ信号と
いう）に応じて、前記／Ｈ＿ＤＲＥＱ信号を非アクティ
ブ状態にし、前記第２のＤＭＡ要求手段は、前記／ＲＥ
ＳＥＴ信号に応じて、前記／Ｓ＿ＤＲＥＱ信号を非アク
ティブ状態にすることを特徴とするＤＭＡ制御回路。
【請求項１１】請求項６または７に記載のＤＭＡ制御
回路において、前記第１の記憶手段は、前記ＤＭＡ転送
用信号のうち、前記第１のシステムから入力される書き
込み信号に応じて、前記第１のシステムから入力される
前記データを記憶し、前記第２のシステムから入力され
る読み出し信号に応じて、記憶した前記データを前記第
２のシステムに出力することを特徴とするＤＭＡ制御回
路。
【請求項１２】請求項７に記載のＤＭＡ制御回路にお
いて、前記第２の記憶手段は、前記ＤＭＡ転送用信号の
うち、前記第２のシステムから入力される書き込み信号
に応じて、前記第２のシステムから入力される前記デー
タを記憶し、前記第１のシステムから入力される読み出
し信号に応じて、記憶した前記データを前記第１のシス
テムに出力することを特徴とするＤＭＡ制御回路。
【請求項１３】請求項７に記載のＤＭＡ制御回路にお
いて、前記第１のシステムから第２のシステムへＤＭＡ
転送を行わせる場合には、前記第２の記憶手段はその出
力をハイインピーダンス状態に保ち、前記第２のシステ
ムから第１のシステムへＤＭＡ転送を行わせる場合に
は、前記第１の記憶手段はその出力をハイインピーダン
ス状態に保つことを特徴とするＤＭＡ制御回路。
【請求項１４】請求項６または７に記載のＤＭＡ制御
回路において、前記第１及び／または第２のシステム
が、前記ＳＴＡＲＴ信号を発生するＳＴＡＲＴ信号発生
手段を有することを特徴とするＤＭＡ制御回路。
【請求項１５】請求項７に記載のＤＭＡ制御回路にお
いて、前記第１及び／または第２のシステムが、前記Ｄ
ＭＡ転送用信号のうち、前記第１のシステムから第２の
システムへＤＭＡ転送を行わせる場合と前記第２のシス
テムから第１のシステムへＤＭＡ転送を行わせる場合と
を区別する信号（以下、ＤＩＲ信号という）を発生させ
るＤＩＲ信号発生手段を有することを特徴とするＤＭＡ
制御回路。
【請求項１６】請求項１５に記載のＤＭＡ制御回路に
おいて、前記ＤＭＡ転送用信号のうち、前記第１のシス
テムから前記ＳＴＡＲＴ信号，ＤＩＲ信号及びリセット
信号（以下、／ＲＥＳＥＴ信号という）が入力される場
合、前記第１のシステムは、内蔵するＤＭＡコントロー
ラに対するＤＭＡ転送データ量のセットと前記ＤＩＲ信
号のレベルの確定とを終了した後に、前記ＳＴＡＲＴ信
号を発生してＤＭＡ転送を開始し、全データ転送終了後
に前記／ＲＥＳＥＴ信号をアクティブにすることを特徴
とするＤＭＡ制御回路。