JPH05120201A - Data processor - Google Patents

Abstract

PURPOSE:To evade collisions between the outputs of two-way buffers and the output of a memory when the data processor having the two-way buffers whose transfer directions of data are prescribed transfers the data by direct memory access. CONSTITUTION:This data processor is provided with a transfer direction setting register 4 wherein the data transfer directions of the twoway buffers 8 and 9 are set by an instruction of a CPU 29 to fix the set data transfer directions during direct memory access operation so as to start the direct memory access after the data transfer directions of the two-way buffers 8 and 9 are set under the control of the CPU 29. Consequently, the collisions between the outputs of the two-way buffers 8 and 9 and the output of the memory 6 which are possibly caused when a direct memory access controller 1 controls the data transfer directions of the two-way buffers 8 and 9 are evaded, and the data transfer directions of the two-way buffers 8 and 9 can be set before the direct memory access operation is started.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はＤＭＡを用いるデータ処
理装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing device using DMA.

【０００２】[0002]

【従来の技術】従来、コンピュータ装置を初めとした多
くのデータ処理装置にＤＭＡが用いられてきた。メモリ
とＩ／Ｏ部との間でＤＭＡの動作が行われる場合を簡単
に図３を用いて説明する。2. Description of the Related Art Conventionally, DMA has been used in many data processing devices including computer devices. A case where the DMA operation is performed between the memory and the I / O unit will be briefly described with reference to FIG.

【０００３】１はＤＭＡコントローラ（以下、ＤＭＡＣ
と呼ぶ）、２はアドレス・バス、３はデータ・バス、５
はアドレスデコーダ、６はメモリ、７はＩ／Ｏ部、８、
９は双方向の第１バッファおよび第２バッファ、１４は
ＤＭＡ要求信号、１５はＤＭＡ許可信号、１７はメモリ
・ライト・コマンド信号、１８はメモリ・リード・コマ
ンド信号、１９はＩ／Ｏ・ライト・コマンド信号、２０
はＩ／Ｏ・リードコマンド信号、１０はメモリ６が接続
するバス、１１はＩ／Ｏ部７が接続するバス、２９はＣ
ＰＵである。1 is a DMA controller (hereinafter, DMAC)
2) address bus, 3 data bus, 5
Is an address decoder, 6 is a memory, 7 is an I / O unit, 8,
9 is a bidirectional first and second buffer, 14 is a DMA request signal, 15 is a DMA permission signal, 17 is a memory write command signal, 18 is a memory read command signal, and 19 is an I / O write.・ Command signal, 20
Is an I / O / read command signal, 10 is a bus connected to the memory 6, 11 is a bus connected to the I / O unit 7, 29 is C
It is PU.

【０００４】メモリ６からＩ／Ｏ部７へデータを送信す
る場合を考える。まずＣＰＵからＩ／Ｏ部へＤＭＡ準備
命令２７が出されるとそれ以降のＤＭＡ動作はＩ／Ｏ部
の要求に従いＤＭＡＣにより制御される。外部からデー
タがＩ／Ｏ部に入りＩ／Ｏ部７がＤＭＡ要求信号１４に
よりＤＭＡＣ１にＤＭＡ要求を出すと、ＤＭＡＣ１は信
号２８によりＣＰＵをホールドさせ、アドレスバス２に
アドレスを出力し、ＤＭＡ許可信号１５によりＩ／Ｏ部
７にＤＭＡ許可を伝え、ＤＭＡサイクルを開始する。Ｄ
ＭＡ許可信号１５によりＩ／Ｏ部７と第２のバッファ９
はイネーブル状態となり、アドレスバス２に出力された
アドレスがメモリ６のエリアである時はアドレスデコー
ダ５によりメモリ６のイネーブル信号１６が出力され、
メモリ６と第１バッファ８がイネーブル状態となる。こ
こで、ＤＭＡ許可信号１５およびイネーブル信号１６が
出力される以前はデータバス３とバス１０間およびバス
３とバス１１間は電気的に接続されていない状態つまり
切断された状態にある。メモリ・リード・コマンド信号
１８とＩ／Ｏ・ライト・コマンド信号１９が出力され、
メモリ６より読み出されるデータが、バス１０、データ
バス３、バス１１を通ってＩ／Ｏ部７に書き込まれる。Consider a case where data is transmitted from the memory 6 to the I / O unit 7. First, when the CPU issues a DMA preparation instruction 27 to the I / O unit, the subsequent DMA operation is controlled by the DMAC according to the request from the I / O unit. When data enters from the outside into the I / O unit and the I / O unit 7 issues a DMA request to the DMAC1 by the DMA request signal 14, the DMAC1 holds the CPU by the signal 28, outputs the address to the address bus 2, and permits the DMA. The signal 15 notifies the I / O unit 7 of the DMA permission and starts the DMA cycle. D
By the MA permission signal 15, the I / O unit 7 and the second buffer 9
Is enabled, and when the address output to the address bus 2 is the area of the memory 6, the address decoder 5 outputs the enable signal 16 of the memory 6,
The memory 6 and the first buffer 8 are enabled. Before the DMA permission signal 15 and the enable signal 16 are output, the data bus 3 and the bus 10 and the bus 3 and the bus 11 are not electrically connected, that is, disconnected. The memory read command signal 18 and the I / O write command signal 19 are output,
The data read from the memory 6 is written in the I / O unit 7 through the bus 10, the data bus 3, and the bus 11.

【０００５】第１のバッファ８の方向はメモリ・リード
・コマンド信号１８によりメモリ・リード時にはバス１
０からデータバス３の方向に、それ以外の時はデータバ
ス３からバス１０の方向に設定され、第２のバッファ９
の方向はＩ／Ｏ・リード・コマンド信号２０によりＩ／
Ｏ・リード時にはバス１１からデータバス３の方向に、
それ以外の時はデータバス３からバス１１の方向に設定
される。The direction of the first buffer 8 depends on the memory read command signal 18 and the bus 1 is read at the time of memory read.
It is set in the direction from 0 to the data bus 3, and in the other direction from the data bus 3 to the bus 10.
The direction of I / O read command signal 20
At the time of O / read, in the direction from the bus 11 to the data bus 3,
At other times, it is set in the direction from the data bus 3 to the bus 11.

【０００６】[0006]

【発明が解決しようとしている課題】前記のように第１
のバッファ８または第２のバッファ９の方向をメモリ・
リード・コマンド信号１８またはＩ／Ｏ・リード・コマ
ンド信号２０で設定する場合、以下のような欠点があっ
た。[Problems to be Solved by the Invention]
Of the buffer 8 or the second buffer 9 of the memory
When the read command signal 18 or the I / O read command signal 20 is set, there are the following drawbacks.

【０００７】図４は、メモリ６からデータが読み出され
る時のタイミングを示した波形であり、第１のバッファ
８の出力方向はバス１０の側であるとする。４１はアド
レスバス２に出力されたアドレスの波形、４２はメモリ
６のイネーブル信号１６の波形（アクティブ・ロウ）、
４３はメモリ・リード・コマンド信号１８の波形（アク
ティブ・ロウ）、４４はメモリ６がバス１０へ出力する
データの波形、４５は第１のバッファ８がバス１０へ出
力するデータの波形であり、破線部はハイ・インピーダ
ンス、斜線部はデータが未確定であることを示してい
る。図５は、図４に示した出力波形と異なった波形を出
力するメモリとバッファを用いた例である。図６は、メ
モリ６およびバッファ８の出力端子の図である。図７
は、メモリ６とバッファ８の出力端子の結合図であり、
Ｔｒ１、Ｔｒ２はメモリ６側の出力端子であり、Ｔｒ
３、Ｔｒ４はバッファ８側の出力端子である。FIG. 4 is a waveform showing a timing when data is read from the memory 6, and it is assumed that the output direction of the first buffer 8 is the bus 10 side. 41 is the waveform of the address output to the address bus 2, 42 is the waveform of the enable signal 16 of the memory 6 (active low),
43 is a waveform of the memory read command signal 18 (active low), 44 is a waveform of data output from the memory 6 to the bus 10, 45 is a waveform of data output from the first buffer 8 to the bus 10, The broken line indicates high impedance, and the shaded part indicates that the data is undetermined. FIG. 5 is an example in which a memory and a buffer that output a waveform different from the output waveform shown in FIG. 4 are used. FIG. 6 is a diagram of the output terminals of the memory 6 and the buffer 8. Figure 7
Is a coupling diagram of the output terminals of the memory 6 and the buffer 8,
Tr1 and Tr2 are output terminals on the memory 6 side, and Tr
Reference numerals 3 and Tr4 are output terminals on the buffer 8 side.

【０００８】今、１００番地のデータを読み出すとす
る。１００番地のアドレスがメモリ６のエリアに該当す
る時、アドレスデコーダ５によってイネーブル信号１６
はロウとなり、第１のバッファ８がイネーブルとなる。
しかし、この時はメモリ・リード・コマンド信号１８が
ハイなので、第１のバッファ８の出力方向はバス１０側
に設定されており、バス１０へ出力する方向に出力端子
が開く。その様子を図８に示す。図８の（ａ）、（ｂ）
の様に、メモリ６側のＴｒ１、Ｔｒ２は共にオフであ
る。その後メモリ・リード・コマンド信号がアクティブ
（波形４３がロウ）になるので、第１のバッファ８は出
力する方向が変わり、バス１０の側はハイ・インピーダ
ンスとなる。このとき、メモリ６側およびバッファ８側
の出力端子は共に閉じるため、Ｔｒ１、Ｔｒ２、Ｔｒ
３、Ｔｒ４全てがオフになる。さらにその後、メモリ６
側の出力端子が開き、メモリ６はバス１０にデータの出
力を始める。このときの出力端子の状態を図９の
（ａ）、（ｂ）に表す。ところが、設計変更等でメモリ
ー６あるいはバッファ８のタイミングが変更されたと
き、メモリ６およびバッファ８の素子の特性によって
は、図５のｔ１３に示す期間だけ両者の出力が競合しぶ
つかり合う可能性がある。通常はこの様な出力の競合を
避ける様に設計するが、素子の選び方を変えるたびにタ
イミングを調べなければならず、また、数人で設計、変
更を行う場合にも見落とし等により出力の競合が起こり
得る。この競合が発生すると、図１０に例示する様に、
メモリ６または第１のバッファ８の出力端子に過電流Ｉ
が生じ、その結果メモリ６あるいはバッファ８の端子出
力の素子が破壊されるという危険性がある。Now, assume that the data at address 100 is read. When the address of address 100 corresponds to the area of the memory 6, the address decoder 5 enables the enable signal 16
Goes low, enabling the first buffer 8.
However, since the memory read command signal 18 is high at this time, the output direction of the first buffer 8 is set to the bus 10 side, and the output terminal opens in the direction of outputting to the bus 10. The situation is shown in FIG. 8 (a) and 8 (b)
As described above, both Tr1 and Tr2 on the side of the memory 6 are off. After that, the memory read command signal becomes active (waveform 43 becomes low), so that the output direction of the first buffer 8 is changed and the side of the bus 10 becomes high impedance. At this time, since the output terminals on the memory 6 side and the buffer 8 side are both closed, Tr1, Tr2, Tr
All 3 and Tr4 are turned off. After that, the memory 6
The output terminal on the side is opened, and the memory 6 starts outputting data to the bus 10. The states of the output terminals at this time are shown in FIGS. 9 (a) and 9 (b). However, when the timing of the memory 6 or the buffer 8 is changed due to a design change or the like, depending on the characteristics of the elements of the memory 6 and the buffer 8, the outputs of the two may compete and collide with each other only during the period indicated by t13 in FIG. is there. Normally, it is designed to avoid such output conflicts, but the timing must be checked each time the element selection is changed, and even when several people design or change the output, output conflicts may occur due to oversight. Can happen. When this competition occurs, as illustrated in FIG.
Overcurrent I is applied to the output terminal of the memory 6 or the first buffer 8.
Occurs, and as a result, the element at the terminal output of the memory 6 or the buffer 8 may be destroyed.

【０００９】この問題は、メモリ・リード・コマンド信
号１８がアクティブになる前に第１のバッファ８の出力
方向が決定していれば回避できるのであるが、ＤＭＡ動
作中はＣＰＵは動作状態にないためバッファ８およびバ
ッファ９の送信方向を制御できない。また、一般に、Ｃ
ＰＵがアクセスする場合と異なり、ＤＭＡＣはバッファ
の送信方向を決定できるような信号を出力しないことが
多いため、上記の欠点を解消することは困難であった。This problem can be avoided if the output direction of the first buffer 8 is determined before the memory read command signal 18 becomes active, but the CPU is not in operation during the DMA operation. Therefore, the transmission directions of the buffer 8 and the buffer 9 cannot be controlled. Also, in general, C
Unlike the case where the PU accesses, the DMAC often does not output a signal that can determine the transmission direction of the buffer, so it was difficult to eliminate the above-mentioned drawbacks.

【００１０】[0010]

【課題を解決するための手段】本発明によれば、ＤＭＡ
転送時に第１のバッファと第２のバッファの転送方向を
あらかじめ決定する転送方向設定手段を持つことによ
り、第１のバッファおよび第２のバッファの出力方向を
あらかじめ決定するようにしたものである。According to the present invention, a DMA
The output direction of the first buffer and the second buffer is determined in advance by having a transfer direction setting unit that determines the transfer directions of the first buffer and the second buffer during transfer.

【００１１】[0011]

【実施例】実施例として、ファクシミリ装置における画
像データ等の記憶メモリのＤＭＡ動作を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS As an embodiment, a DMA operation of a memory for storing image data in a facsimile machine will be described.

【００１２】図１は本発明の実施例を示したブロック図
であり、４は転送方向設定レジスタ、１２は第１のバッ
ファ８の出力方向を決める信号、１３は第２のバッファ
９の出力方向を決める信号である。また、図２はメモリ
６からデータが読み出される時のタイミングを示した波
形であり、２１はアドレスバス２に出力されたアドレス
の波形、２２はメモリ６のイネーブル信号１６の波形
（アクティブ・ロウ）、２３はメモリ・リード・コマン
ド信号１８の波形（アクティブ・ロウ）、２４はメモリ
６がバス１０へ出力するデータの波形、２５は第１バッ
ファ８の出力方向を決める信号１２の波形、２６は第１
のバッファ８がバス１０へ出力するデータの波形であ
り、破線部はハイ・インピーダンス、斜線部はデータが
未確定定であることを示している。従来の技術の説明と
同様に、ＤＭＡによりメモリ６からＩ／Ｏ部７へデータ
を転送する場合について説明する。FIG. 1 is a block diagram showing an embodiment of the present invention. 4 is a transfer direction setting register, 12 is a signal for determining the output direction of the first buffer 8, and 13 is an output direction of the second buffer 9. Is a signal that determines. 2 is a waveform showing the timing when data is read from the memory 6, 21 is the waveform of the address output to the address bus 2, and 22 is the waveform of the enable signal 16 of the memory 6 (active low). , 23 is the waveform of the memory read command signal 18 (active low), 24 is the waveform of the data output from the memory 6 to the bus 10, 25 is the waveform of the signal 12 which determines the output direction of the first buffer 8, and 26 is First
Is a waveform of the data output to the bus 10 by the buffer 8, and the broken line portion indicates high impedance, and the shaded portion indicates that the data is undetermined. Similar to the description of the conventional technique, a case of transferring data from the memory 6 to the I / O unit 7 by DMA will be described.

【００１３】ＤＭＡを実行する前に、ＤＭＡ転送の方向
（メモリ６からＩ／Ｏ部７へ、またはＩ／Ｏ部７からメ
モリ６へ）を予め定め、ＣＰＵ２９よりデータバス３を
介して転送方向設定レジスタ４にデータを書き込む。転
送方向のデータが書き込まれた転送方向設定レジスタ４
は、２５に示したような第１のバッファ８の出力方向を
決める信号１２を出力し、これを反転した信号が１３と
なり、第２のバッファ９の出力方向を決める。ここで２
５がロウの時、第１のバッファ８の出力方向はデータバ
ス３側であるとする。Before executing the DMA, the direction of the DMA transfer (from the memory 6 to the I / O unit 7 or from the I / O unit 7 to the memory 6) is determined in advance, and the transfer direction is set from the CPU 29 via the data bus 3. Write the data in the setting register 4. Transfer direction setting register 4 in which transfer direction data is written
Outputs a signal 12 for determining the output direction of the first buffer 8 as shown at 25, and the inverted signal becomes 13 and determines the output direction of the second buffer 9. 2 here
When 5 is low, the output direction of the first buffer 8 is on the data bus 3 side.

【００１４】そして、Ｉ／Ｏ部７がＤＭＡ要求信号１４
によりＤＭＡＣ１にＤＭＡ要求を出すと、ＤＭＡＣ１は
信号２８によりＣＰＵをホールドさせ、アドレスバス２
ヘ２１に示すアドレスを出力し、ＤＭＡ許可信号１５に
よりＩ／Ｏ部７にＤＭＡ許可を伝え、ＤＭＡサイクルを
開始する。ＤＭＡ許可信号１５によりＩ／Ｏ部７と第２
のバッファ９はイネーブル状態となり、アドレスバス２
に出力されたアドレスがメモリ６のエリアである時は、
アドレスデコーダ５により２２に示すメモリ６のイネー
ブル信号１６が出力され、メモリ６と第１のバッファ８
がイネーブル状態となる。しかし、この時より十分以前
に第１のバッファ８の出力方向は信号１２により決めら
れているため、２６に示すように、メモリ６のイネーブ
ル信号１６がアクティブ（２２がロウ）になっても第１
のバッファ８はバス１０側にデータを出力することはな
い。同様に第２のバッファ９の出力方向も、１３により
すでにバス１１側に決定している。Then, the I / O unit 7 causes the DMA request signal 14
When a DMA request is issued to the DMAC1 by the, the DMAC1 holds the CPU by the signal 28, and the address bus 2
F The address shown in 21 is output, the DMA permission is transmitted to the I / O unit 7 by the DMA permission signal 15, and the DMA cycle is started. The DMA permission signal 15 causes the I / O unit 7 and the second
Buffer 9 is enabled and address bus 2
When the address output to is the area of the memory 6,
The address decoder 5 outputs the enable signal 16 of the memory 6 indicated by 22 and the memory 6 and the first buffer 8
Is enabled. However, since the output direction of the first buffer 8 is determined by the signal 12 well before this time, as shown at 26, even if the enable signal 16 of the memory 6 becomes active (22 becomes low), 1
Buffer 8 does not output data to the bus 10 side. Similarly, the output direction of the second buffer 9 is already determined by 13 toward the bus 11 side.

【００１５】この後ＤＭＡＣ１により２３に示すメモリ
・リード・コマンド信号１８とＩ／Ｏ・ライト・コマン
ド信号１９が出力される。メモリー・リード・コマンド
信号１８がアクティブに（２３がロウに）なると、２４
に示すようにメモリ６はデータの出力を始めるが、この
時第１のバッファ８はバス１０の方向にデータを出力す
ることはないため、バス１０上でデータの競合は起こっ
ていない。そして、メモリ６より読み出されるデータ
が、バス１０、第１のバッファ８、データバス３、第２
のバッファ９、バス１１を通ってＩ／Ｏ部７に書き込ま
れることによってＤＭＡが行われる。Thereafter, the DMAC 1 outputs the memory read command signal 18 and the I / O write command signal 19 shown at 23. When the memory read command signal 18 becomes active (23 goes low), 24
Although the memory 6 starts outputting data as shown in FIG. 3, the first buffer 8 does not output data in the direction of the bus 10 at this time, so that no data competition occurs on the bus 10. The data read from the memory 6 is transferred to the bus 10, the first buffer 8, the data bus 3, the second
DMA is performed by being written in the I / O unit 7 through the buffer 9 and the bus 11 of.

【００１６】また、Ｉ／Ｏ部７からメモリー６へのデー
タ転送についても同様に、予め第１のバッファ８および
第２のバッファ９の出力方向を決定した上で行われる。Similarly, data transfer from the I / O unit 7 to the memory 6 is performed after the output directions of the first buffer 8 and the second buffer 9 are determined in advance.

【００１７】ここでは、ファクシミリ装置におけるＤＭ
Ａ動作について説明したが、この方法はコンピュータな
どのようにＤＭＡを使用する他のデータ処理装置にも有
効であるので特にファクシミリ装置に限定されるもので
はない。Here, the DM in the facsimile machine is used.
Although the operation A has been described, this method is also effective for other data processing devices that use DMA, such as a computer, and is not particularly limited to a facsimile device.

【００１８】［他の実施例］前記実施例では、転送方向
設定手段としてレジスタを用いたが、ＤＭＡ転送の方向
が固定的である場合は、図１１に示すようにスイッチ３
０とプルアップ抵抗３１を用いて、オペレータがマニュ
アルで設定しても良い。[Other Embodiments] In the above embodiment, the register is used as the transfer direction setting means. However, when the DMA transfer direction is fixed, the switch 3 is used as shown in FIG.
The operator may manually set the value by using 0 and the pull-up resistor 31.

【００１９】また、図１２に示したように、第１のメモ
リ３２と第２のメモリ３３との間でＤＭＡ転送を行う場
合は、６３は第１のメモリ３２のイネーブル信号、６４
は第２のメモリ３３のイネーブル信号であるが、前記実
施例の場合と同様に、転送方向設定レジスタ４により、
第１及び第２のバッファ８、９の出力方向をあらかじめ
設定することができる。Further, as shown in FIG. 12, when DMA transfer is performed between the first memory 32 and the second memory 33, 63 is the enable signal of the first memory 32, and 64 is
Is an enable signal of the second memory 33, but as in the case of the above embodiment, by the transfer direction setting register 4,
The output directions of the first and second buffers 8 and 9 can be preset.

【００２０】[0020]

【発明の効果】以上説明したように、第１のバッファお
よび第２のバッファの出力方向をあらかじめ決定するよ
うにしたことにより、メモリやバッファなどの素子が破
壊されるという危険を防ぐ、という効果がある。また、
設計上においてもメモリやバッファの素子の特性による
タイミングの違いを気にすることなく設計・変更ができ
るという利点がある。As described above, the output directions of the first buffer and the second buffer are determined in advance, so that the risk that the elements such as the memory and the buffer are destroyed can be prevented. There is. Also,
Also in terms of design, there is an advantage that design and modification can be performed without paying attention to the difference in timing due to the characteristics of the elements of the memory and the buffer.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明を実施した装置のブロック図である。FIG. 1 is a block diagram of an apparatus embodying the present invention.

【図２】実施例での主要な信号の波形である。FIG. 2 is a waveform of a main signal in an example.

【図３】バッファの出力方向をＤＭＡＣで決定する装置
のブロック図である。FIG. 3 is a block diagram of an apparatus for determining an output direction of a buffer by a DMAC.

【図４】バッファの出力方向をＤＭＡＣで決定する装置
の主要な信号の波形である。FIG. 4 is a waveform of a main signal of a device that determines an output direction of a buffer by a DMAC.

【図５】メモリおよびバッファの出力端子である。FIG. 5 is an output terminal of a memory and a buffer.

【図６】メモリとバッファの出力端子の結合図である。FIG. 6 is a coupling diagram of output terminals of a memory and a buffer.

【図７】メモリとバッファの出力端子のスイッチング動
作を示す図である。FIG. 7 is a diagram showing a switching operation of output terminals of a memory and a buffer.

【図８】メモリとバッファの出力端子のスイッチング動
作を示す図である。FIG. 8 is a diagram showing a switching operation of output terminals of a memory and a buffer.

【図９】メモリとバッファの出力端子のスイッチング動
作を示す図である。FIG. 9 is a diagram showing a switching operation of output terminals of a memory and a buffer.

【図１０】メモリとバッファの出力端子の短絡の様子を
示す図である。FIG. 10 is a diagram showing how the output terminals of the memory and the buffer are short-circuited.

【図１１】他の実施例のブロック図である。FIG. 11 is a block diagram of another embodiment.

【図１２】他の実施例のブロック図である。FIG. 12 is a block diagram of another embodiment.

【符号の説明】[Explanation of symbols]

１ ダイレクト・メモリ・アクセス・コントローラ ２ アドレスバス ３ データバス ４ 転送方向設定レジスタ ５ アドレス・デコーダ ６ メモリ ７ Ｉ／Ｏ部 ８ 第１のバッファ ９ 第２のバッファ １０ データバス １１ データバス １２ 第１バッファ８の出力方向を決める信号 １３ 第２バッファ９の出力方向を決める信号 １４ ＤＭＡ要求信号 １５ ＤＭＡ許可信号 １６ メモリ６のイネーブル信号 １７ メモリ・ライト・コマンド信号 １８ メモリ・リード・コマンド信号 １９ Ｉ／Ｏ・ライト・コマンド信号 ２０ Ｉ／Ｏ・リード・コマンド信号 ２１ アドレス・バス２上のアドレス信号波形 ２２ メモリ６のイネーブル信号１６の波形 ２３ メモリ・リード・コマンド信号１８の波形 ２４ メモリ６の出力データ ２５ 第１バッファ８の出力方向を決める信号１２の波
形 ２６ 第１バッファ８のバス１０側への出力データ ２７ ＤＭＡ準備命令 ２８ ＣＰＵをホールドする信号 ２９ ＣＰＵ ３０ データ転送方向をマニュアルで設定するスイッチ ３１ プルアップ抵抗 ３２ 第１のメモリ ３３ 第２のメモリ ４１ アドレス・バス２上のアドレス信号波形 ４２ メモリ６のイネーブル信号１６の波形 ４３ メモリ・リード・コマンド信号１８の波形 ４４ メモリ６の出力データ ４５ 第１バッファ８のバス１０側への出力データ ５１ アドレス・バス２上のアドレス信号波形 ５２ メモリ６のイネーブル信号１６の波形 ５３ メモリ・リード・コマンド信号１８の波形 ５４ メモリ６の出力データ ５５ 第１バッファ８のバス１０側への出力データ1 Direct Memory Access Controller 2 Address Bus 3 Data Bus 4 Transfer Direction Setting Register 5 Address Decoder 6 Memory 7 I / O Section 8 First Buffer 9 Second Buffer 10 Data Bus 11 Data Bus 12 First Buffer 8 signal for determining output direction 13 signal for determining output direction of second buffer 9 14 DMA request signal 15 DMA enable signal 16 memory 6 enable signal 17 memory write command signal 18 memory read command signal 19 I / O Write command signal 20 I / O read command signal 21 address signal waveform on address bus 2 waveform of enable signal 16 of memory 6 23 waveform of memory read command signal 24 output data of memory 6 25 Output direction of the first buffer 8 Waveform of signal 12 for determining 26 Output data to bus 10 side of first buffer 8 27 DMA preparation instruction 28 CPU hold signal 29 CPU 30 Switch for manually setting data transfer direction 31 Pull-up resistor 32 First memory 33 Second Memory 41 Address Signal Waveform on Address Bus 2 42 Waveform of Enable Signal 16 of Memory 6 43 Waveform of Memory Read Command Signal 18 44 Output Data of Memory 6 45 To Bus 10 Side of First Buffer 8 Output data 51 Address signal waveform on address bus 2 52 Waveform of enable signal 16 of memory 6 53 Waveform of memory read command signal 18 54 Output data of memory 6 55 Output of the first buffer 8 to the bus 10 side data

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 装置全体の制御を行う制御手段と、デー
タの転送を制御する転送制御手段と、データを記憶する
記憶手段と、外部装置とのデータの入出力を行う入出力
手段と、データの入出力の方向を規定する方向規定手段
と、 制御手段により制御され、方向規定手段の転送方向を設
定し、転送制御手段によるデータ転送中は方向規定手段
の転送方向を固定する転送方向設定手段を有し、 制御手段の命令により、方向規定手段の転送方向を設定
した後、転送制御手段によるデータ転送を開始すること
を特徴とするデータ処理装置。1. A control means for controlling the entire apparatus, a transfer control means for controlling data transfer, a storage means for storing data, an input / output means for inputting / outputting data to / from an external device, and data. And a transfer direction setting means that is controlled by the control means, sets the transfer direction of the direction defining means, and fixes the transfer direction of the direction defining means during data transfer by the transfer control means. A data processing device comprising: a transfer control means for starting data transfer after setting a transfer direction of the direction defining means by an instruction of the control means. 【請求項２】 請求項１において、記憶手段および入出
力手段間でデータの転送を行う際に、制御手段の命令に
より、方向規定手段の転送方向を予め設定した後、転送
制御手段によるデータ転送を開始することを特徴とする
データ処理装置。2. The data transfer by the transfer control means according to claim 1, wherein when the data is transferred between the storage means and the input / output means, the transfer direction of the direction defining means is preset by an instruction of the control means. A data processing device, characterized by starting. 【請求項３】 装置全体の制御を行う制御手段と、デー
タの転送を制御する転送制御手段と、データを記憶する
複数の記憶手段と、外部装置とのデータの入出力を行う
入出力手段と、データの入出力の方向を規定する方向規
定手段と、 制御手段により制御され、方向規定手段の転送方向を設
定し、転送制御手段によるデータ転送中は方向規定手段
の転送方向を固定する転送方向設定手段を有し、 ２つの制御手段間でデータの転送を行う際に、制御手段
の命令により、方向規定手段の転送方向を設定した後、
転送制御手段によるデータ転送を開始することを特徴と
するデータ処理装置。3. A control means for controlling the entire apparatus, a transfer control means for controlling data transfer, a plurality of storage means for storing data, and an input / output means for inputting / outputting data to / from an external device. A transfer direction that is controlled by the direction defining means that defines the data input / output direction, and that sets the transfer direction of the direction defining means, and fixes the transfer direction of the direction defining means during data transfer by the transfer control means. Having a setting means, when the data is transferred between the two control means, after setting the transfer direction of the direction defining means by the command of the control means,
A data processing device characterized by starting data transfer by a transfer control means. 【請求項４】 請求項１において、転送制御手段はダイ
レクト・アクセス・メモリ・コントローラであることを
特徴とするデータ処理装置。4. The data processing device according to claim 1, wherein the transfer control means is a direct access memory controller. 【請求項５】 請求項１において、方向規定手段は双方
向バッファであることを特徴とするデータ処理装置。5. The data processing apparatus according to claim 1, wherein the direction defining means is a bidirectional buffer. 【請求項６】 請求項３において、転送制御手段はダイ
レクト・アクセス・メモリ・コントローラであることを
特徴とするデータ処理装置。6. The data processing device according to claim 3, wherein the transfer control means is a direct access memory controller. 【請求項７】 請求項３において、方向規定手段は双方
向バッファであることを特徴とするデータ処理装置。7. The data processing device according to claim 3, wherein the direction defining means is a bidirectional buffer.