JPS59170933A - プリンタにおける入力デ−タ制御装置 - Google Patents
プリンタにおける入力デ−タ制御装置Info
- Publication number
- JPS59170933A JPS59170933A JP58045196A JP4519683A JPS59170933A JP S59170933 A JPS59170933 A JP S59170933A JP 58045196 A JP58045196 A JP 58045196A JP 4519683 A JP4519683 A JP 4519683A JP S59170933 A JPS59170933 A JP S59170933A
- Authority
- JP
- Japan
- Prior art keywords
- data
- timer
- bit
- host computer
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はホストコンビュ〜りに接続され、そのホスト
コンピュータからシリアル伝送されろデータを受信して
プリント制御するプリンタにおける入力データ制御装置
に関する。
コンピュータからシリアル伝送されろデータを受信して
プリント制御するプリンタにおける入力データ制御装置
に関する。
従来、この種のプリンタはホストコンピュータからシリ
アル伝送されるデータをインターフェース素子に順次１
ビツトずつ入力し、８ビツトすべてが揃ったときインタ
ーフェース素子からＣＰＵ （中央処理ユニット）に割
り込みをかけてデータを出力し、この時点で始めてＣＰ
Ｕからインターンエース素子を介Ｉ−でホストコンピュ
ータヘビジー信号を出力するものであった。
アル伝送されるデータをインターフェース素子に順次１
ビツトずつ入力し、８ビツトすべてが揃ったときインタ
ーフェース素子からＣＰＵ （中央処理ユニット）に割
り込みをかけてデータを出力し、この時点で始めてＣＰ
Ｕからインターンエース素子を介Ｉ−でホストコンピュ
ータヘビジー信号を出力するものであった。
したがってホストコンピュータがデータｔＢ’ｒカして
からビジー信号を確認する１での時間が長−〈なゆ、そ
の間ホストコンピュータを専有してしまう問題があった
。またインターフェース、素子を必要としたため回路の
ＰＣ板への実装面積が大きく、しかもコスト高となる問
題があった。
からビジー信号を確認する１での時間が長−〈なゆ、そ
の間ホストコンピュータを専有してしまう問題があった
。またインターフェース、素子を必要としたため回路の
ＰＣ板への実装面積が大きく、しかもコスト高となる問
題があった。
この発明はこのような問題を解決するんめに□為された
もので、ホスげコンピュータか中こめデ、、−−タ入力
に対して直ちにビジー信号を出力でき、しかもインター
７主」ス素子を必要とせず、回、路のＰＣ板への実装面
積を少なくできるとともにコスト低下が図れるプリンタ
における入力データ制御装置を提供することを目的とす
る。
もので、ホスげコンピュータか中こめデ、、−−タ入力
に対して直ちにビジー信号を出力でき、しかもインター
７主」ス素子を必要とせず、回、路のＰＣ板への実装面
積を少なくできるとともにコスト低下が図れるプリンタ
における入力データ制御装置を提供することを目的とす
る。
〔発明の概俊〕、。
この発明はホストコイピユータ夕から伝送されてくるデ
ータのス、ター、トビットの立上がりでホストコイピユ
ータへ直ちにビジー信号を出力し、かつ割り込みによっ
てタイマーをスタートさせ、以後タイマーがタイムアツ
プする毎にデータを１ビツトずつサンプリングするとと
もに」二記タイマーをくり返えし再スタートさせ、スト
ップビットの入力があるとサンプリングしたデータを印
字のためにバッファに転送制御するものである。
ータのス、ター、トビットの立上がりでホストコイピユ
ータへ直ちにビジー信号を出力し、かつ割り込みによっ
てタイマーをスタートさせ、以後タイマーがタイムアツ
プする毎にデータを１ビツトずつサンプリングするとと
もに」二記タイマーをくり返えし再スタートさせ、スト
ップビットの入力があるとサンプリングしたデータを印
字のためにバッファに転送制御するものである。
〔弁明の実施例〕
黄下、この発明の麦施例を図面を参照して説□ −す：
るる 、・： 図中１はホストコンピュータ、２はプリンタマ両者は伝
送ライン３を介して゛り的に接竺さ□ 、、′。
るる 、・： 図中１はホストコンピュータ、２はプリンタマ両者は伝
送ライン３を介して゛り的に接竺さ□ 、、′。
れでいる。前記プリンタ２はＣＰ’Ｕ （中央処理ユニ
ツ））４、ＲＯＭ（リード・牙ンリ・メモリ）５、ＲＡ
Ｍ（ランダム・アクセス・メモリ）６、印字機構・７１
．タイマー８等を設けている。
ツ））４、ＲＯＭ（リード・牙ンリ・メモリ）５、ＲＡ
Ｍ（ランダム・アクセス・メモリ）６、印字機構・７１
．タイマー８等を設けている。
前記ＣＰＵ４は’ＲＯＭｊ５．に格納されているゾログ
ラムデータに基づいて各部を制御するもので、前記ホス
トコンピュータｌからのデータをノぐツファ回路９及び
インバ□−夕１０を介してデータ入力用のＰ３φ端子に
入力ずふとともに」二記・ぐツヴア回路９□のみ番介し
で割込入力用のＩＮ’Ｔφ端子に入力している０また前
記ＣＰＵ４は信号出力用のＰ３１端子からビジー信号を
７４２７７回路１１を介して前記ホストコンピュータ１
へ出力している。また前記ＣＰｔＪ４はタイマー８を制
御するとともにそのタイマー８のタイムアツプ信号を割
込入力用のＩ Ｎ、 Ｔ １端子に入力している。さら
に前記ＣＰＵ４はＲＡＭ、６を制御してデータの格納処
理を行うとともにインターフェース１２を介して印字機
構７に印、手用データを出力制御している。
ラムデータに基づいて各部を制御するもので、前記ホス
トコンピュータｌからのデータをノぐツファ回路９及び
インバ□−夕１０を介してデータ入力用のＰ３φ端子に
入力ずふとともに」二記・ぐツヴア回路９□のみ番介し
で割込入力用のＩＮ’Ｔφ端子に入力している０また前
記ＣＰＵ４は信号出力用のＰ３１端子からビジー信号を
７４２７７回路１１を介して前記ホストコンピュータ１
へ出力している。また前記ＣＰｔＪ４はタイマー８を制
御するとともにそのタイマー８のタイムアツプ信号を割
込入力用のＩ Ｎ、 Ｔ １端子に入力している。さら
に前記ＣＰＵ４はＲＡＭ、６を制御してデータの格納処
理を行うとともにインターフェース１２を介して印字機
構７に印、手用データを出力制御している。
第２図〜第５図は前記ＣＰＵ 、４の入力データ。
制御を示す流れ図で、以下この流れ図に基しいてデータ
制御を述べる。
制御を述べる。
先スホストコンピュータ１からデータが入りされるとそ
のデータのスタートビットの立上刃ｊりでＣＰｔＴ４の
ＩＮＴφ端子に割り込みがかかりＣＰＵ４は第２図に示
す処理を行う。すなわちＰ３１端子からビジー信号を出
力するとともにタイマー８にスタートビットを認識する
。た怜の時間ｔ２をセットしてスタートをかける。この
時間ｔ２は１ビツト、を読込むに要、する時：間の。
のデータのスタートビットの立上刃ｊりでＣＰｔＴ４の
ＩＮＴφ端子に割り込みがかかりＣＰＵ４は第２図に示
す処理を行う。すなわちＰ３１端子からビジー信号を出
力するとともにタイマー８にスタートビットを認識する
。た怜の時間ｔ２をセットしてスタートをかける。この
時間ｔ２は１ビツト、を読込むに要、する時：間の。
略半分に設定されて吟る。タイマー８が１．２時。
間カウントしてタイムアツプするとＣ’ＰＵ４（ｒ４Ｉ
ＮＴＩ端子に割り込みがかかりＣＰＵ４は第３図に示す
処理を行う０すなわち先ずスタートビットの入力かをチ
ェツ冬し、スタートビットの入力であれば第４図に示す
ようにタイマ＝８をサンプルモ、−ドの時間ｔ、にセッ
トしてスタートをかける。この時間ｔ工”は１ビツトを
読、み込むに要する時間に、等しく１□の略２倍に設定
され、て因る。まだスタートビットの入力でなければ続
いてストップビットをチェックし、スト。
ＮＴＩ端子に割り込みがかかりＣＰＵ４は第３図に示す
処理を行う０すなわち先ずスタートビットの入力かをチ
ェツ冬し、スタートビットの入力であれば第４図に示す
ようにタイマ＝８をサンプルモ、−ドの時間ｔ、にセッ
トしてスタートをかける。この時間ｔ工”は１ビツトを
読、み込むに要する時間に、等しく１□の略２倍に設定
され、て因る。まだスタートビットの入力でなければ続
いてストップビットをチェックし、スト。
ライ。ピッ、トの入力で、あれば第５図に示すように８
ピツト、のデータをＲ，ＡＭ４のバッファへの転送を、
行う。まだスタート、ストップのいずれのビットでもな
ければデータとして１ビツトを、読み込み、そのデータ
をＲＡ、Ｍ６に格、納させる。
ピツト、のデータをＲ，ＡＭ４のバッファへの転送を、
行う。まだスタート、ストップのいずれのビットでもな
ければデータとして１ビツトを、読み込み、そのデータ
をＲＡ、Ｍ６に格、納させる。
このよう、な構成の本発明実施例におい、ではインター
フェース素子、を使用すること無く、中ストコンピュー
タ、１から、、のンリア、ルなデータを、コラレルに変
、換してゾリット制御でき、Ｐ９板への実装面積を、少
４．＜できる、、とともにコスト低下を図かることがで
きる。またデータのス、タート信号におけるスタートビ
ットの立上がり刃。
フェース素子、を使用すること無く、中ストコンピュー
タ、１から、、のンリア、ルなデータを、コラレルに変
、換してゾリット制御でき、Ｐ９板への実装面積を、少
４．＜できる、、とともにコスト低下を図かることがで
きる。またデータのス、タート信号におけるスタートビ
ットの立上がり刃。
ＣＰＵ、４に割シ込みをかけてそのＣＰＵ４からホスト
コンピュータ１へ直ちにビシ−信号を出力しているので
、ホストコンピュータ１はビジー信号を確認した後直ち
に他の処理ができ、ホストコンピュータｌの稼動率を向
上できる。
コンピュータ１へ直ちにビシ−信号を出力しているので
、ホストコンピュータ１はビジー信号を確認した後直ち
に他の処理ができ、ホストコンピュータｌの稼動率を向
上できる。
以上、この発明によればホストコンピュータからのデー
タ入力に対して直ちにビジー信号を出力でき、しかもイ
ンターフェース素子を不要としてＰＣ板への実装面積を
少なくできるとともにコスト低下を図かることかできる
プリンタにおける入力データ制御装置を提供できるもの
である。
タ入力に対して直ちにビジー信号を出力でき、しかもイ
ンターフェース素子を不要としてＰＣ板への実装面積を
少なくできるとともにコスト低下を図かることかできる
プリンタにおける入力データ制御装置を提供できるもの
である。
図はこの発明の実施例を示すもので、第１図は！コツ２
図、第２図はスタートビットによる割込み処理を示す流
れ図、第３図はタイマー割込み処理を示す流れ図、第４
図はスタート処理を示す流れ図、第５図はストップ処理
を示す流れ図である。 １・・・ホストコンピュータ、２・・・プリンタ、４・
・・ＣＰＵ （中央処理ユニット）、５・・・ＲＯＭ（
リード・オンリ・メモリ）、６・・・ＲＡＭ（ランダム
・アクセス・メモリ）、７・・・印字機構、８・・・タ
イマー。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第５図
図、第２図はスタートビットによる割込み処理を示す流
れ図、第３図はタイマー割込み処理を示す流れ図、第４
図はスタート処理を示す流れ図、第５図はストップ処理
を示す流れ図である。 １・・・ホストコンピュータ、２・・・プリンタ、４・
・・ＣＰＵ （中央処理ユニット）、５・・・ＲＯＭ（
リード・オンリ・メモリ）、６・・・ＲＡＭ（ランダム
・アクセス・メモリ）、７・・・印字機構、８・・・タ
イマー。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第５図
Claims (1)
- ホストコンピュータに接続され、そのホストコンピュー
タからシリアル伝送されるデータを受信してフ０リント
制御するプリンタにおいて、前記データのスタートビッ
トの立上がりで前記ホストコンピュータヘビジー信号を
出力するとともに割込みによりタイマーをスタートさせ
る手段と、上ＢＵ２タイマーのタイムアツプ勿にくり返
えし割込みがかけられ上記データを１ビツトず゛つスト
ツノビットが入力されるまでブンプリングし、ストップ
ビットの入力があるとザンフ０リングしたラパ一夕を印
字のためにバッファに転送制御する手段とを備えたこと
を特徴とするプリンタにおける入力データ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045196A JPS59170933A (ja) | 1983-03-17 | 1983-03-17 | プリンタにおける入力デ−タ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045196A JPS59170933A (ja) | 1983-03-17 | 1983-03-17 | プリンタにおける入力デ−タ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59170933A true JPS59170933A (ja) | 1984-09-27 |
| JPH036532B2 JPH036532B2 (ja) | 1991-01-30 |
Family
ID=12712512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045196A Granted JPS59170933A (ja) | 1983-03-17 | 1983-03-17 | プリンタにおける入力デ−タ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59170933A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277928A (ja) * | 1988-09-14 | 1990-03-19 | Canon Inc | インターフェース回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137930A (en) * | 1978-04-18 | 1979-10-26 | Toshiba Corp | Control system for serial printer |
| JPS55108037A (en) * | 1979-02-13 | 1980-08-19 | Hitachi Ltd | Prevention circuit for mis-interruption of serial transfer |
-
1983
- 1983-03-17 JP JP58045196A patent/JPS59170933A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137930A (en) * | 1978-04-18 | 1979-10-26 | Toshiba Corp | Control system for serial printer |
| JPS55108037A (en) * | 1979-02-13 | 1980-08-19 | Hitachi Ltd | Prevention circuit for mis-interruption of serial transfer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277928A (ja) * | 1988-09-14 | 1990-03-19 | Canon Inc | インターフェース回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036532B2 (ja) | 1991-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5068785A (en) | Bus control for small computer system interface with transfer indication preceding final word transfer and buffer empty indication preceding receipt acknowledgement | |
| US5432914A (en) | Scanner interface system for transferring data to main and secondary processing units | |
| KR100354933B1 (ko) | 슬레이브 저장 디바이스 액세스 방법 및 데이타 프로세싱시스템 | |
| US4539656A (en) | Memory access selection circuit | |
| KR940010580A (ko) | 데이타 전송 제어용 인터페이스 회로 | |
| JPS59170933A (ja) | プリンタにおける入力デ−タ制御装置 | |
| JPS61123244A (ja) | デ−タ通信処理装置 | |
| KR950002316B1 (ko) | 1바이트 래치를 이용한 보드간 데이타 전송장치 | |
| KR950005802B1 (ko) | Vme버스의 dtb용 데이타 전송 장치 | |
| JP2995420B2 (ja) | ネットワークの接続断方式 | |
| KR950004510B1 (ko) | 퍼스널컴퓨터와 광디스크 드라이버와의 인터페이스 방법 및 회로 | |
| JP2659713B2 (ja) | 携帯可能媒体用処理装置 | |
| KR930011348B1 (ko) | 데코더 ic와 scsi ic간의 인터페이스 회로 | |
| JPS6012668B2 (ja) | ダイレクトメモリアクセス装置のインタ−フエイス回路 | |
| JPH05298239A (ja) | ダイレクト・メモリー・アクセス制御回路 | |
| JPS6227846A (ja) | 入出力チヤネル | |
| JPS6049465A (ja) | マイクロコンピユ−タ間のデ−タ転送方法 | |
| JPH0560134B2 (ja) | ||
| JPH05120201A (ja) | データ処理装置 | |
| JPS63219248A (ja) | パケツト中継・転送装置 | |
| JPS62156751A (ja) | インタ−フエ−ス回路 | |
| JPH01108665A (ja) | Ｄｍａ転送制御方式 | |
| JPH0681158B2 (ja) | デ−タ転送制御装置 | |
| JPH03286355A (ja) | マイクロコンピュータ | |
| KR950033853A (ko) | 고속정보전송이 가능한 인터페이스회로를 갖는 컴퓨터시스템 |