JPS6227846A - 入出力チヤネル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、複数の端末を同時処理する入出力チャネル
に係り、特にそのキャラクタ処理方式に関する。

〔発明の技術的背景〕

一般に、この種の入出力チャネルは、ＣＰＵからのデー
タ入力要求を受付けた時点で、それまでに端末より入力
されたデータ中にデリミタキャラクタ等の特殊キャラク
タがあるかどうかを、全入力データをチェックして判断
する。この判断の後、入出力チャネルはデータ入力要求
語数に従って主記憶へのデータ転送（データ出込み）を
実行する。

［背景技術の問題点］ 上記した全入力データのチェックは、入出力チャネルの
マイクロプロセッサにより行なわれる。

このため、入出力チャネル全体の入力データ処理能力は
、主としてマイクロプロセッサによるキャラクタ処理能
力で制限されてしまう。即ち従来の入出力チャネルは、
入力データ処理能力が出力データ処理能力に比べて低い
欠点があった。

［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的は
、キャラクタ処理能力の向上が図れ、もって入力データ
処理能力が向上できる入出力チャネルを提供することに
ある。

［発明の概要］ この発明によれば、マイクロプロセッサを内蔵し、複数
の端末と主記憶との間の入出力制器を行なう入出力チャ
ネルが提供される。この入出力チャネルには、入出力バ
ッファに一時格納された端末からのデータを主記憶へＤ
ＭＡ転送するＤＭＡ１ｂｌＪ御回路と、メモリ手段とが
設けられる。このメモリ手段の、少なくとも特殊キャラ
クタから成るアドレスで指定されるアドレス位置には、
ＤＭＡ中断を指示する中断要求データが設定手段により
予め設定される。上記メモリ手段は、ＤＭＡ制御回路の
制卸によるＤＭＡ転送期間中に入出力バッファから読出
されるデータを含むアドレスによってリードアクセスさ
れる。メモリ手段からの読出しデータが中断要求データ
であると、中断指示手段により、マイクロプロセッサへ
の割込みが発生され、且つＤ　Ｍ　Ａ　ｉ、＋制御回路
のＤＭＡ要求の中断が指示される。

［発明の実施例］ 第１図（ａ）はこの発明の一実施例に係る入出力チャネ
ル１０の構成を示す。

入出力チャネル１０は、例えば複数の端末（図示せず）
を同時処理する多端末制御入出力チャネルであり、シス
テムバス３０を介してＣＰＵおよび主記憶（いずれも図
示せず）と接続されている。入出力チャネル１０全体を
制御するマイクロプロセッサ１１は、内部バス１２に接
続されている。

内部バス１２には、主記憶（図示せず）から端末への出
力データおよび端末から主記憶への入力データを一時格
納するＲＡＭ構成の入出力バッフ７１３と、特殊キャラ
クタ検出部１４とが接続されている。この特殊キャラク
タ検出部１４は、入出力バッファ１３から読出されるデ
ータの中から予め設定されている特殊キャラクタを検出
するもので、人出カバツファ１３と主記憶との間の入出
力制御を行な一３ＤＭＡｉｌＪ１回Ｍ　（ＤＭＡＣ１）
１５にも接続すしている。また内部バス１２には、各端
末とのインタフェースを成す複数のインタフェース回路
（１／Ｆ）１６も接続されている。各インタフェース回
路１６は、同インタフェース回路１６と入出力バッファ
１３との間の入出力制御を行なうＤ　Ｍ　Ａ　ＩＩＩ　
ｍ回路（［）ＭＡＣ２＞１７ｔＣ接続され、Ｄ　ｔｖＩ
　Ａ　１Ｉｌｌ　ｉｎ回路１７はマイクロプロセッサ１
１に接続されている。

さて、端末から無手順で入力される入力データは、まず
Ｄ　Ｍ　Ａ　ｉｌｌ　ｍ回路１７の制御のもとで、対応
するインタフェース回路１６．内部バス１２を介して入
出力バッファ１３に一時格納される。

やがて、入出力チャネル１０内のマイクロプロセッサ１
１が、システムバス３０経出で転送されるＣＰＵからの
（主記憶に対する）データ入力要求を受付ける（この経
路については、この発明に直接関係しないため図示され
ていない）と、所望の特殊キャラクタ（１つに限らない
）を特殊キャラクタ検出部１４に登録する特殊キャラク
タ登録処理を行なう。

マイクロプロセッサ１１は、特殊キャラクタ登録処理を
終了すると、入出力バッファ１３に一時格納されている
端末からの入力データを（システムバス３０経出で）主
記憶に転送することをＤ　Ｍ　Ａυ１１１１回路１５に
指示する。これによりＤ　Ｍ　Ａ　Ｉｌｌ　ｍ回路１５
は、入出力バッファ１３から主記憶へのＤＭＡ転送を実
行する。このＤＭＡ転送においては、入出力バッフ？１
３からの読出しデータは内部バス１２に導かれる。内部
バス１２にはレジスタ（ＲＥＧ）１８の入力が接続され
、同レジスタ１８の出力はシステムバス３０に接続され
ている。レジスタ１８は、同レジスタ１８に接続される
バス１罪回路１９により制御される。バス制御回路１９
はＤ　Ｍ　Ａ　ＩＩＩ　！１１回路１５およびシステム
バス３０にも接続されており、ＤＭＡ制御回路１５から
の（入出力バッファ１３から主記憶へのＤＭＡ転送を要
求する）ＤＭＡ要求に応じてシステムバス３０を取得し
、内部バス１２上のデータをレジスタ１８にセットして
システムバス３０に出力する動作を繰返し実行する。こ
の実施例では、内部バス１２のデータ幅は１バイト、シ
ステムバス３０およびレジスタ１８のデータ幅は４バイ
トである。そこでバス制御回路１９は、入出力バッファ
１３からの読出しデータがレジスタ１８に４バイト分セ
ットされる毎に、レジスタ１８の内容をシステムバス３
０へ出力するようになっている。

内部バス１２上のデータ（即ち入出力バツファ１３から
読出された主記憶への転送データ）は、特殊キャラクタ
検出部１４にも導かれる。特殊キャラクタ検出部１４は
、主記憶への転送データの中から特殊キャラクタ登録処
理で登録された特殊キャラクタ（例えばデリミタキャラ
クタなど）を検出する特殊キャラクタ検出機能を有して
いる。特殊キャラクタ検出部１４は、登録された特殊キ
ャラ−フタを検出すると、ＤＭＡ中断要求および割込み
要求を発生する。

特殊キャラクタ検出部１４は゛、割込み要求回路２０を
介して割込みＩＩＩ　ａｌ１回路２１に接続されており
、開割込み制御回路２１はマイクロプロセッサ１１に接
続されている。しかして、特殊キャラクタ検出部１４か
らの割込み要求は、割込み要求回路２０を介して割込み
ＩＨＩ１１回路２１に伝達され、開割込み制御回路２１
の制御によりマイクロプロセッサ１１に通知される。こ
れによりマイクロプロセッサ１１は模述する割込み処理
を行なって動作を終了する。また特殊キャラクタ検出部
１４からのＤＭＡ中断要求はＤＭＡ制御回路１５経由で
バス制御回路１９に伝達され、これによりＤＭＡ転送が
中断される。

次に、主として第１図（ａ）の特殊キャラクタ検出部１
４の構成および動作について、第１図（ｂ）を参照して
詳細に説明する。

特殊キャラクタ検出部１４には、第１図（ｂ）に示すよ
うに、内部バス１２に接続されるレジスタ（ＲＥＧＩ）
４ｔ、　レジスタ（ＲＥＧ２＞４２が設けられている。

マイクロプロセッサ１１は、特殊キャラクタ登録処理に
おいて、所望の特殊キャラクタを内部バス１２に送出す
ると共に、アクティブなラッチ信号Ｈを出力する。この
信号Ｈは、図示せぬ信号線を介してレジスタ４１に供給
される。これにより、内部バス１２上の特殊キャラクタ
は、レジスタ４１にセットされる。

レジスタ４１の出力は２人力１出力のセレクタ（ＳＥＬ
）４３の一方の入力に接続され、セレクタ４３の他方の
入力は内部バス１２に接続されている。

セレクタ４３には、（入出力バッファ１３から主記憶へ
のＤＭＡ転送を要求する）ＤＭＡ制御回路１５１ｆｉら
のＤＭＡ要求信号Ｊが選択制御信号として導かれる。セ
レクタ４３は、信号Ｊがインアクティブの場合、即ちＤ
ＭＡ制御回路１５がＤＭＡ要求状態にない場合、レジス
タ４１の内容（この例では特殊キャラクタ）を選択する
。

マイクロプロセッサ１１は、特殊キャラクタをレジスタ
４１にセットすると、データ入力元の端末が接続されて
いる入出力ボートを示す値（入出力ボート番号）を内部
バス１２に送出すると共に、アクティブなラッチ信号Ｋ
を出力する。この信号には、図示せぬ信号線を介してレ
ジスタ４２に供給される。

これにより、内部バス１２上の入出力ボート番号は、レ
ジスタ４２にセットされる。

レジスタ４２およびセレクタ４３の出力は、メモリ手段
、例えばＲＡＭ４４のアドレス入力端Ａに接続されてい
る。しかして、レジスタ４２の内容（この例では入出力
ボート番号）およびセレクタ４３からの選択出力データ
（この例では特殊キャラクタ）は連結され、ＲＡＭ４４
のアドレス入力端Ａに供給される。ここでは、レジスタ
４２の内容がＲＡ　Ｍ　４４に対する上位アドレスを、
セレクタ４３からの選択出力データが同じく下位アドレ
スを示す。ＲＡＭ４４のデータ入出力端りは、双方向の
トランシーバ（ＸＣＶＲ）４５の一方の入出力端に接続
され、トランシーバ４５の他方の入出力端は内部バス１
２に接続されている。

マイクロプロセッサ１１は、入出カポ−］・番号をレジ
スタ４２にセットすると、第にピッｉ・がＤＭＡ中断要
求ビットに用いられる特殊キャラクタ条件データを内部
バス１２上に送出する。このときマイクロプロセッサ１
１は、１〜ランシーバ４５をイネーブルするアクティブ
な信号りを出力すると共に、トランシーバ４５の入出力
の方向を指定する信号Ｍを出力す□る。ここでは、信号
Ｍは、内部バス１２のデータのＲＡ　Ｍ　４４への出力
を指定する。信号り、Ｍは図示せぬ信号線を介してトラ
ンシーバ４５に供給される。これによりトランシーバ４
５は、内部バス１２上のデータ（ここでは特殊キャラク
タ条件データ）をＲＡＭ４４のデータ入出力端りに出力
する。

またマイクロプロセッサ１１は、ＲＡＭ４４に対する書
込みを指定するライト信号Ｎを出力する。この信号Ｎは
、図示せぬ信号線を介してＲＡＭ４４の書込み端ＷＲに
供給される。これによりＲＡＭ４４はライトモードに設
定され、レジスタ４２の内容とセレクタ４３の選択出力
データとの連結データ（ここでは入出力ボート番号と特
殊キャラクタとの連結データ）で指定されるＲＡＭ４４
のアドレスに、特殊キャラクタ条件データが書込まれる
。以上が特殊キャラクタ登録処理である。この処理は、
登録が必要な特殊キャラクタ数分だけ繰返される。

マイクロプロセッサ１１は、特殊キャラクタ登録処理を
終了すると、前記したように入出力バッファ１３に一時
格納されている端末からのデータを主記憶に転送するこ
とをＤＭＡ制御回路１５に指示する。これによりＤＭＡ
制御回路１５は、入出力バッファ１３から主記憶へのＤ
ＭＡ転送を実行する。このＤＭＡ転送においては、ＤＭ
Ａ制御回路１５からアクティブなりＭＡ要求信号Ｊが発
生される。これによりセレクタ４３は、レジスタ４１の
内容および内部バス１２上のデータのうち、内部バス１
２上のデータをＲＡＭ４４に対するアドレスの下位アド
レスとして選択する。したがってＤＭＡ転送期間中は、
（レジスタ４２の内容である）入出力ボート番号と（内
部バス１２上のデータである）入出力バッファ１３から
の読出しデータ（即ち主記憶への転送データ）との連結
データにより、ＲＡＭ４４のアドレスが指定される。

ＲＡＭ４４の読出し端ＲＤには、ＯＲゲート４６の出力
が接続されている。ＯＲゲート４６の入力には、リード
信号Ｐと上記のＤＭＡ要求信号Ｊとが図示せぬ信号線を
介して導かれるようになっている。

信号Ｐは、マイクロプロセッサ１１がＲＡＭ４４の記憶
データを読出す場合に同マイクロプロセッサ１１から出
力されるものである。したがってＤＭＡ転送期間中は、
Ｄ　Ｍ　Ａ　！ＩＩ御回路１５からのアクティブな信号
Ｊが、リード信号としてＯＲゲート４６経由でＲＡ　Ｍ
　４４の読出し端ＲＤに導かれる。これによりＲＡＭ４
４はリードモードに設定され、入出力ボート番号と入出
力バッファ１３からの読出しデータ（主記憶への転送デ
ータ）との連結データの指定するＲＡＭ４４のアドレス
のデータが、そのデータ入出力端りから読出される。

ＲＡ　Ｍ　４４のデータ入出力端りの第にビットはＡＮ
Ｄゲート４７の一方の入力に接続され、ＡＮＤゲート４
７の他方の入力には上記のＤＭＡ要求信号Ｊが接続され
る。しかして、ＲＡＭ４４からの読出しデータの第にビ
ットはＡＮＤゲート４７に供給される。ＡＮＤゲート４
７は、信号Ｊがアクティブの期間中、即ち主記憶へのＤ
ＭＡ転送期間中、ＲＡＭ４４からの読出しデータの第に
ビットをそのまま出力する。ＡＮＤゲート４７の出力は
例えばＲＳタイプのフリップフロップ４８のＳ入力に接
続されている。フリップフロップ４８のＲ入力には、マ
イクロプロセッサ１１からのリセット信号Ｑが接続され
る。

フリップフロップ４８は、ＡＮＤゲート４７の出力がア
クティブの場合、即ちＤＭＡ転送期間においてＲＡＭ４
４から読出されるデータの第にビットがアクティブの場
合セットする。第にビットがアクティブな（ＲＡ　Ｍ　
４４からの）読出しデータは、前記したように第にビッ
トがＤＭＡ中断要求ビットに用いられる特殊キャラクタ
条件データである。

この特殊キャラクタ条件データは、ＤＭＡ転送期間にお
いてＲＡＭ４４の下位アドレスを指定する入出力バッフ
ァ１３からの読出しデータが（ＤＭＡ転送中断を特徴と
する特殊キャラクタである場合に、ＲＡＭ４４から読出
される。即ちフリップフロップ４８は、ＤＭＡ転送期間
において入出力バツファ１３からの読出しデータが（Ｄ
ＭＡ転送中断を特徴とする特殊キャラクタである場合に
セットされ、特殊キャラクタが検出されたことを示す。

フリップ７０ツブ４８のｄ出力はＡＮＤゲート４９の一
方の入力に接続され、ＡＮＤゲート４９の他方の入力に
は上記ＤＭＡ要求信号Ｊが接続される。

ＡＮＤゲート４９の出力信号はバス制御回路１９に対す
るＤ　Ｍ　Ａ要求信号Ｒとして、Ｄ　Ｍ　Ａ　ＩＩＩ御
回路１５経出でバス制御回路１９に導かれる。明らかな
ように、フリップ７０ツブ４８がセットすると、ＡＮＤ
ゲート４９からのＤＭＡ要求信号ＲはＤ　Ｍ　Ａ　ＩＩ
Ｉ御回路１５からのアクティブなり　Ｍ　Ａ要求信＠Ｊ
に無関係にインアクティブとなる。この場合、前記した
ようにＤＭＡ転送が中断される。一方フリップ７０ツブ
４８のＱ出力は、マイクロプロセッサ１１への割込み要
求のための信号Ｓとして用いられる。この信号Ｓは図示
せぬ信号線を介して割込み要求回路２０に導かれる。し
かして、フリップ７０ツブ４８がセットして信号Ｓがア
クティブとなると、割込み要求回路２０１割込み制御回
路２１を介してマイクロプロセッサ１１にｖｊ込みがか
かる。

マイクロプロセッサ１１は、フリップフロップ４８がセ
ットすることにより割込み制御回路２１から割込みがか
かると、割込み処理を行なう。この割込み処理において
、マイクロプロセッサ１１は、例えばＲＡＭ４４から読
出された特殊キャラクタ条件データの第にビット以外の
特定ビットをチェックする。この特定ビットは、対応す
る特殊キャラクタの主記憶への転送の有無を指定するよ
うになっている。マイクロプロセッサ１１は、上記検出
された特殊キャラクタが主記憶への転送が必要なキャラ
クタであれば、レジスタ１８にセットされている（有効
な）全データを、主記憶への転送が必要でないキャラク
タであれば、レジスタ１８にセットされている全データ
のうら特殊キャラクタに先行するデータを、システムバ
ス３０に出力する。そしてマイクロプロセッサ１１は、
システムバス３０に出力したデータを主記憶に書込んで
動作を終了する。

上記したように、この実施例によれば、端末からの入力
データ中に所定の特殊キャラクタが含まれているか否か
を、入出力バツファ１３から主記憶へのＤＭＡ転送と並
行して且つマイクロプロセッサ１１から独立に検出でき
、しかも特殊キャラクタ検出によりＤＭＡ転送を中断さ
せると同時にマイクロプロセッサ１１に割込みをかける
ことができる。

即ち、この実施例によれば、入出力バッファ１３に一時
格納された端末からの入力データを従来のようにマイク
ロプロセッサ１１が予めチェックすることなしに正しく
キャラクタ処理が行なえる。

さてマイクロプロセッサ１１は、上記の割込み処理を終
了した状態で再びＣＰＵからの（主記憶に対する）デー
タ入力要求を受付けると、フリップフロップ４８のＲ入
力にアクティブなリセット信号Ｑを供給して同フリップ
７０ツブ４８をリセットさせる。これによりＤＭＡ転送
の中断状態が解除され、ＤＭＡ転送が再開される。

なお、ＡＮＤゲート４９からのＤＭＡ要求信号Ｒは、直
接バス制御回路１９に供給される構成であってもよい。

またＡＮＤゲート４９がＤ　Ｍ　Ａ　ＩＩＩ　ＩＩＩ回
路１５に設けられていても同等差支えない。

［発明の効果］ 以上詳述したようにこの発明によれば、入出力チャネル
におけるキャラクタ処理能力の向上が図れるので入力デ
ータ処理能力が向上する。したがって、同時処理可能な
端末数を増やすことができる。

【図面の簡単な説明】

第１図（ａ）はこの発明の一実施例に係る入出力チャネ
ルのブロック構成図、第１図（ｂ）は第１図（ａ）に示
す特殊キャラクタ検出部１４の内部構成を示すブロック
図である。 １０・・・入出力チャネル、１１・・・マイクロプロセ
ッサ、１３・・・入出力バッフ７．１４・・・特殊キャ
ラクタ検出部、１５・・・Ｄ　Ｍ　Ａ　ｉｌｌ　’ｍ１
回路（ＤＭＡＣ１）、１９・・・バス制御回路、４４・
・・ＲＡＭ、４８・・・フリップフロップ。 出願人代理人　弁理士　鈴　江　武　彦鳴禾　跣本　　
眸人 （ａ） 狭ム好 （ｂ）

Claims (3)

【特許請求の範囲】
1. （１）マイクロプロセッサを内蔵し、複数の端末が接続
   可能な入出力チャネルにおいて、入出力バッファに一時
   格納された端末からのデータを主記憶へＤＭＡ転送する
   ＤＭＡ制御回路と、このＤＭＡ制御回路の制御によるＤ
   ＭＡ転送期間中に上記入出力バッファから読出されるデ
   ータを含むアドレスによつてリードアクセスされるメモ
   リ手段と、少なくとも特殊キャラクタから成るアドレス
   で指定される上記メモリ手段のアドレス位置にＤＭＡ中
   断を指示する中断要求データを予め設定する設定手段と
   、上記メモリ手段から上記中断要求データが読出された
   際に上記マイクロプロセッサへの割込みを発生すると共
   に上記ＤＭＡ制御回路からのＤＭＡ要求の中断を指示す
   る中断指示手段とを具備することを特徴とする入出力チ
   ャネル。
2. （２）上記メモリ手段に対するアドレスが端末識別情報
   を含んでいることを特徴とする特許請求の範囲第１項記
   載の入出力チャネル。
3. （３）上記中断指示手段が上記中断要求データの示すＤ
   ＭＡ中断要求を記憶するフリップフロップであることを
   特徴とする特許請求の範囲第１項または第２項記載の入
   出力チャネル。