JPH07104826B2

JPH07104826B2 - 転送制御装置

Info

Publication number: JPH07104826B2
Application number: JP60275439A
Authority: JP
Inventors: 尚暉吉田; 節男嶋田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-12-07
Filing date: 1985-12-06
Publication date: 1995-11-13
Anticipated expiration: 2010-11-13
Also published as: US4958271A; CA1247248A; JPS621057A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理システムにおけるそれぞれが独立の使
用権をもつ複数の共通入出力バス間の転送制御を行なう
前記共通入出力バス共用の転送制御装置に関する。

〔従来の技術〕

複数の共通入出力バスのうち第１のバスからデータを共
有の記憶装置に書き込み、この記憶装置からデータを読
み出し第２のバスにデータ転送する従来の第１のシステ
ムにおいて、このデータ転送のために第２のバスに接続
されたCPUは本来の処理を中断させなければならない。

また、共有の記憶装置の代りに結合装置で両方のバスを
接続する従来の第２のシステムにおいて、第１のバスに
接続された入出力装置から一担ローカル記憶ユニットに
データが格納されたあと、第１のバス，結合装置，およ
び第２のバスを介して第２のバスに接続された入出力装
置にデータ転送される。もし大量のデータが転送される
ことになれば第１のバスは占有され、その結果バスの使
用効率および第１のバスに接続されているCPUの性能は
低下する。

バス転送における問題は２以上の装置から要求された入
出力命令の衝突であり、これを解決するため従来の第２
のシステムでは、バス結合装置がデータ転送あて先装置
に代り入出力命令を受取りバス使用を終了させる方式が
とられている。この際結合装置は入出力命令を記憶する
メモリをもたねばならない。従って、転送量の増加は、
より大きなメモリを要求することになる。もし複数のメ
モリを有し障害が発生したときにはその回復処理は複雑
になる。

また、結合装置において、転送あて先アドレスを受取っ
たあと、判断ユニットはこのアドレスを有する装置が第
２のバスに接続されているか否かを判断する。もし装置
が存在すればバス使用要求信号を第２のバスに送出させ
ていた。この例は米国特許第4,234,919号を参照でき
る。

〔発明が解決しようとする問題点〕

この米国特許第4,234,919号において示される装置で
は、与えられたあて先アドレスを変更して送出してい
る。この判断およびアドレス変更のため第２のバスに接
続された装置のアドレスを記憶しておく必要がある。し
たがって、もし第２のバスに接続される装置の新設，変
更，撤廃があるときには、このメモリの内容を変更しな
ければならない。この内容の変更のミスはシステム障害
を発生させる。

本発明の目的は、入出力命令をあて先装置に代わって受
け取ることに伴うメモリ量の増大を解消することにあ
る。また、本発明の他の目的は、あて先装置のアドレス
記憶するためのメモリの内容を変更することに伴う障害
回復の困難性を解消することにある。

〔問題点を解決するための手段〕

本発明の装置は、２つの共通入出力バスに接続され、各
々の共通入出力バスに接続される中央処理装置および周
辺装置からデータの書込みおよび読出しができる転送制
御装置において、前記２つの共通入出力バスの少なくと
も一方からの入出力命令を検出する検出回路と、この検
出回路から与えられる該入出力命令の装置アドレスとデ
ータと入出力命令実行に必要なバス制御信号を相手側共
通入出力バスに伝達する回路を有する事を特徴とする。

本発明の他の装置は、データ処理装置を構成する記憶装
置、中央処理装置および周辺装置の各装置間のデータ転
送を行なう共通入出力バスであって、宛先装置アドレ
ス、コマンド信号とデータ信号の送出およびその応答信
号を会話形式で転送する、独立したバス使用権を有する
共通入出力バス２系間を接続する転送制御装置におい
て、一方の共通入出力バスからのアドレスおよびデータ
送出制御信号に応答して、一方の入出力回路から与えら
れる内容が他方の共通入出力バスに伝送すべき内容か否
かを判定する判定回路と、この判定回路で伝送すべき内
容であると判定されたとき、モニタしている前記他方の
共通入出力バスの状態より、双方のバスからの転送要求
が衝突するか否か検出する検出回路と、この検出回路で
要求の衝突が検出されない場合は前記他方の共通入出力
バスに対し使用権要求信号を出力し、衝突が検出された
場合は双方のバス転送の内容から処理の優先順位の低い
共通入出力バスに対し、擬似応答制御信号を出力する衝
突制御回路と、前記擬似応答制御信号を受けたとき、前
記優先順位の低い共通入出力バスに無効応答または待ち
応答の応答制御信号を出力させるための擬似応答要求信
号を出力する擬似応答制御回路とを設けたことを特徴と
する。

本発明のさらに他の装置は、データ処理装置を構成する
記憶装置、中央処理装置および周辺装置の各装置間のデ
ータ転送を行なう共通入出力バスであって、宛先装置ア
ドレス、コマンド信号とデータ信号の送出およびその応
答信号を会話形式で転送する、独立したバス使用権を有
する共通入出力バス２系間を接続する転送制御装置にお
いて、一方の共通入出力バスからのアドレスおよびデー
タ送出制御信号の入力から所定時間、転送の応答待ち時
間を監視し、応答信号かなくて前記所定の時間が経過し
たとき、他方の共通入出力バスに対し転送要求信号を発
生するためのアドレスおよびデータの送出制御信号時間
監視回路と、前記バス転送伝達要求後、前記一方の共通
入出力バスに転送要求の応答があった場合、前記他方の
共通入出力バス上のアドレスおよびデータ送出制御信号
の変化から一定時間以上、第２の共通入出力バスに伝送
した転送用アドレスおよびデータの送出時間を保償する
最少時間幅保償回路とを設けたことを特徴とする。

〔実施例〕

以下図面を参照して本発明の一実施例を詳細に説明す
る。第１図を参照すると本発明の第１の実施例の適用さ
れるシステムは第１共有バス4,このバス４に接続される
CPU41,および入出力装置42および43,第２の共通バス5,
このバス５に接続されるCPU51,および入出力装置52およ
び53および転送制御装置１を有する。

本発明に従った第１の実施例である転送制御装置１は、
アドレスレジスタ９および11,データレジスタ10および1
2,セレクタ13,記憶部14,メモリ制御回路15,アドレスバ
ス16およびデータバス17のみならず、バス制御回路24お
よび25,バス状態信号線19および23,入出力命令検出回路
18,制御信号線22,データ線21およびアドレス線20を含
む。

次に本発明の第１の実施例を詳細に説明する。まず、CP
U41は第１の共有バス４を介してバス制御回路24に命令
を入力する。バス制御回路24はこの命令をコマンド信号
に変換しバス状態信号線19を介して入出力命令検出回路
18にコマンド信号を伝送する。一方第１のバス４上のア
ドレスレジスタ９に取り込まれている。同様にバス４上
の命令が入力または出力命令の場合、データレジスタ10
にバス上のデータが取り込まれる。バス制御回路24から
のコマンド信号が、転送制御装置１以外に対する入出力
動作を指示していたら、検出回路18は制御信号線22を介
してバス制御回路38に第２のバス５に対してバス使用要
求を出すことを指示する。さらに検出回路18は第２のバ
ス５の状態をバス制御回路25から線19を介して与えられ
る信号により監視する。この回路の詳細な構成は以下の
第２および第３の実施例で詳述するが、この回路24およ
び25は、バス使用権設定制御回路，転送制御回路，アド
レス入出力回路，およびデータ入出力回路を含む。前記
命令が出力命令のときには、バス制御回路25はあて先ア
ドレスを第２のバス５に送出する。レジスタ10からデー
タ線21およびデータレジスタ12を介してバス制御回路25
に与えられる命令は、前記アドレスと同時または遅れを
持って第２のバス５に送出される。入出力装置52および
53は第２のバス５上のアドレスを受取りし、自分の装着
アドレスを示しているか否か判別する。もしバス５から
与えられたアドレスが自分の装置アドレスを示していた
ら装置52および53はバス５から与えられる命令を受取
る。命令を受取った入出力装置52および53のどちらか一
方は、その命令が出力命令のときは共通バス５のデータ
を取込む。その命令が入力命令のときには前記装置52お
よび53のどちらか一方は、第２のバス５にデータを出力
する。出力されたデータはバス制御回路25,データレジ
スタ12,データ線21,データレジスタ10,バス制御回路24
および第１のパス４を介してCPU41に与えられる。な
お、前記命令には例えば、入出力装置の動作を規定する
出力命令，データまたは命令を入力する入力命令,DMA転
送を行なうためのメモリアドレスとデータ転送数を規定
する出力命令のように各種の命令がある。CPU41からの
命令によりCPU41,入出力装置42または43のいずれかから
記憶部14にデータが転送記憶される場合を以下説明す
る。まず、送信元のユニット41,42または43は第１の共
通バス４の使用権を確保する。このあと、第１の共通バ
ス４にメモリアドレスとデータを出力する。回路18は、
CPU41からの命令がライトアクセス命令であることを解
読し、この信号を制御回路24に与える。制御回路24は第
１の共通バス４からメモリアドレスをアドレスレジスタ
９に格納し、データをデータレジスタ10に格納するとと
もに、メモリ制御回路15に対し書込指示を与える。メモ
リ制御回路15では第２の共通バス５からのメモリアクセ
スの衝突の調整をしたあと、セレクタ13にアドレスレジ
スタ９とデータレジスタ10との内容をメモリ14に供給す
るよう選択指示を与え、記憶部14に書込指示を与える。
この結果、アドレスレジスタ９からのアドレスにより指
示されたメモリ14のロケーションにデータレジスタ10か
らのデータが格納される。CPU41からの命令によりDMA転
送を行なうための手続が終了する入出力装置52および53
はCPU51の介在なしに制御装置１との間でDMA転送が可能
となる。これは、第１のバス４からのデータを記憶部14
に一担格納するためである。

従って本実施例では第１のバスを長時間占有する問題が
解決され、CPU41のバス使用を有効にするとともに、DMA
転送においてCPU51の処理を必要としないため、CPU51の
処理を他の目的に活用できる。なお、メモリ14に格納さ
れたデータは、CPU51からの読出し命令により読出され
第２の共通バス５に接続された装置51,52または53に送
られる。CPU51からの読出命令は制御回路25を介して回
路18に与えられる。命令が読出命令であることを解読す
ると制御回路25にメモリ14の読出し指示を与える。制御
回路25は、第２の共通バス５からメモリアドレスをアド
レスレジスタ11に格納しメモリ制御回路15に対し読出し
指示を与える。メモリ制御回路15は第１の共通バス４か
らのメモリアクセスとの競合の調整をとったあと、セレ
クタ13に対しアドレスレジスタ11のアドレスをメモリ14
に与えるように選択指示信号を与えるとともにメモリ14
に読出し指示信号を与える。この指示信号に応答してメ
モリ14からセレクタ13,データレジスタ12,回路25,バス
５を介して所望のユニット51,52または53にデータが送
られる。回路38では勿論バス５の使用権設定が行なわれ
る。

次に本発明の第２および第３の実施例を詳細に説明す
る。まず、これら実施例の理解を容易にするためあて先
装置アドレス，コマンド信号，およびデータの送出と、
その応答信号の関係を以下説明する。

第２図を参照すると、共通バス、例えば第１の実施例に
おける第１のバス４または5,に接続される装置、例えば
CPU41、入出力装置42および43,の間でデータ転送を行な
う場合、バスの使用権の確立を行ったあと、アドレスお
よびデータ送出制御信号Ａの送出に同期してあて先装置
アドレスおよびコマンド信号Ｅを共通バスに含まれるア
ドレスバスＣに送出する。データ出力の場合には制御信
号Ａに同期して出力データを共通バス上のデータバスＤ
に出力する。第１の実施例におけるCPU41,および入出力
装置42および43のような共通バスに接続されている各装
置は制御信号Ａの変化例えば“0"から“1"に応答してア
ドレスバスＣ上のあて先装置アドレスを解読する。この
解読結果によりあて先装置アドレスが自分の装置を示し
ているときには、コマンド信号Ｅを入力する。もしデー
タの出力であれば、データバスＤの内容も入力する。次
に前記各装置は、この入力の通知を応答制御信号Ｂの変
化例えば“0"から“1"により送出装置に送る。この通知
を受けた送出装置は制御信号Ａを例えば“1"から“0"、
に変化させる。この制御信号Ａの変化に応答して制御信
号Ｂを例えば“1"から“0"に変化させる。

次に本発明の第２の実施例について詳細に説明する。回
路の構成が各バスに対して対称形となるため、第１のバ
ス４から第２のバス転送の方が、伝送優先順位の高い場
合について説明する。

第３図を参照すると、第１図の実施例のバス制御回路24
は、第２および第３の実施例の使用権制御回路37,転送
制御回路26,アドレス入出力回路32およびデータ入出力
回路34に対応する。同様に、第１の実施例のバス制御回
路25は第２および第３の実施例の使用権制御回路29,転
送制御回路31,アドレス入出力回路33およびデータ入出
力回路35に対応する。第１のバス４に接続されている装
置がアドレスおよびデータ送出信号線102の信号（第２
図のＡ）を例えば“0"から“1"に変化すると、この信号
線は転送制御回路26,および信号線113を介して第１のバ
ス伝送用判定回路27に与えられる。この判定回路27はこ
の信号Ａが第２のバスに伝送の許されるものか否かを判
定する。伝送の許されない信号と判定されれば、その信
号は無視される。伝送の許される信号と判定されれば、
判定回路27は伝送要求信号を信号線114を介して衝突制
御回路28に入力する。この制御回路28は線116を介して
第２のバス伝送用要求信号，線107を介して第２のバス
用使用権状態信号，線129を介して第１のバス用内部コ
マンド信号，および線131を介して第２のバス用内部コ
マンド信号を入力し、第２のバスの状態を監視してい
る。線114を介して与えられる要求信号に応答して、前
記制御回路20は双方のバスからの伝送要求が衝突するか
否かを検出し、コマンド信号によりそのバス転送の属性
も検出する。もしバス転送の属性が決まっていないとき
には、決まるまで待つ。衝突制御回路20で衝突が検出さ
れないときには、線135を介して第２のバス用使用権要
求信号が送出され、この信号に応答して第２のバス用使
用権設定回路29は、使用権を設定する。衝突が検出され
た場合には、双方のバス転送の内容から処理の優先順位
の高い方のバス転送の伝送を処理する。このため、第２
のバス用擬似応答要求指示信号が線138に送出される。
この要求指示信号に応答して擬似バス応答制御回路30は
要求信号を線139を介して転送制御回路31に与える。こ
の要求信号と線110を介して与えられる第２のバス用コ
マンド信号に応答して第２のバス転送制御回路31は無効
または待ち応答を線109を介して第２のバス５に送出す
る。第２のバス５に接続された装置はこの線109を介し
て与えられる応答信号により一たんデータ転送を終了さ
せ、第２のバスの使用権を放棄する。そのあと再びバス
使用権を要求しデータ転送を行う機会を持つ。衝突制御
回路28は、擬似応答制御信号138を出力する一方、第２
のバス用使用権設定制御回路29においてバス使用権を設
定するため第２のバス用使用権設定要求を線135に出力
する。第２のバスの使用権が確保されると、設定回路29
から線143を介してバス使用権設定信号が制御回路31に
通知される。第１のバス転送制御信号はバス４から線10
2,回路26,線113,回路31,および線108を介してバス５に
伝えられる。アドレスはバス４から線105,アドレス入出
力回路32,線117,アドレス入出力回路33および線111を介
してバス５に伝えられる。データは必要ならば第１のバ
ス４から線106,データ入出力回路34,線119,データ入出
力回路35,および線112を介して第２のバス５に伝えられ
る。アドレスとデータの送出動作は回路31から線144お
よび145を介して回路33および35に与えられるタイミン
グ信号のタイミングで実行される。第２のバス５の応答
制御信号は線109,回路31,線133,回路26および線103を介
して第１のバス４に伝送される。第２のバス５に接続さ
れている装置は信号（第２図のＡ）の変化によりアドレ
スバス上のあて先ユニットアドレスを判定し、自装置が
指示されていれば応答してバスの転送が終了する。この
第２の実施例では、伝送要求衝突時どちらのバスの要求
を優先させるかを判断し、擬似的に無効または待ち応答
をすることによりバス転送内容を記憶する手段を不要に
している。

次に本発明の第３の実施例を詳細に説明する。第１のバ
スに接続されている装置がアドレスおよびデータ送出信
号線102の信号（第２図のＡ）を例えば“0"から“1"に
変化すると、転送制御回路26は、信号線150を介して送
出制御信号時間監視回路50と第２のバス用送出制御信号
最少時間幅保償回路51にその変化を伝える。時間監視回
路50は、第１のバス４に接続されている装置がアドレス
バス上のあて先装置アドレスを解読し、応答信号を第１
のバス４に送出し、線102の信号Ａの変化を監視する。
第１のバス４に接続されている装置の応答時間は、一般
的に平均的な値となる。したがって、その平均的な応答
時間内に応答がないことは、第１のバス４に対応するあ
て先装置アドレスを有する装置が存在しないことを意味
する。前記回路50がこの平均時間内に線102上からの信
号Ａの変化（応答）がないことを検出すると、前記回路
50は伝送要求信号を線151を介して第２のバス用使用権
設定回路29および回路51に与える。同期化制御回路52は
前記信号Ａの変化に応答してこの伝送要求信号送出タイ
ミング指示を線113を介して回路50に与える。この要求
信号に応答して回路29は信号線107を介して使用権を設
定する。使用権設定終了後、回路29は信号線152を介し
て第２のバス用転送制御回路31にバス使用の許可を通知
する。この許可信号および制御回路52から線159を介し
て与えられるタイミング信号に応答して回路31はアドレ
ス入出力回路33およびデータ入出力回路35とに送出指示
信号を送る。従って、転送制御信号は第１のバス４から
線102,回路26,線150,回路41,線153,回路31および線108
を介して第２のバス５に伝送される。コマンド信号は、
第１のバス４から線104,回路26,線154,回路31および線1
10を介して第２のバス５に伝えられる。アドレスは第１
のバス４から線105,回路32,線117,回路33および線111を
介して第２のバス５に伝えられる。データは第１のバス
４から線106,回路34,線119,回路35および線112を介して
第２のバス５に伝えられる。線107を介して、与えられ
る応答制御信号は回路31,線155,回路26および線103を介
して第１のバス４に伝えられる。第２のバス５に接続さ
れる装置は信号（第２図のＡ）の変化によりアドレス上
のあて先アドレスを判定し自装置が指示されていれば応
答しバスの転送が終了する。もし、あて先装置アドレス
を有する装置が第２のバス５に接続されていないときに
は、第１のバス転送に強制的に終了する。第１のバス４
のバス転送が終了し回路41で保障した時間以上の間に信
号線108の信号Ａが変化しなければ、第２のバス５のバ
ス転送も終了する。第１のバス４に接続された装置の応
答が異常に遅くなり第２のバス５における伝送後または
伝送中に応答があり、第１のバス４のバス転送が終了す
ることがある。第２のバス５に接続される装置でのあて
先アドレス判定中にこの状況が発生し、第２のバス５に
おける伝送が終了する、誤判定をし装置の誤操作を引き
起こす。この問題を解決するため、線152の信号に応答
して、回路31が線108の信号を変化させると、回路51は
たとえ線102を介して与えられる信号Ａが変化しても誤
動作を生じない最少時間，線108の信号を変化させた状
態で保持する。その後、回路51は第２のバス５からの応
答がなくても線108の信号を再び変化させ第２のバス５
のバス転送を終了させる。このため、この実施例では第
２のバス５に接続された装置のアドレスを記憶する回路
を不要とする。

（発明の効果）上述のように、本発明では、入出力命令に対して所定時
間内に応答がない場合には、宛先アドレスに対応する入
出力装置が当該バスに存在していないことを意味すると
解して、他のバスに当該入出力命令を転送する。これに
より、本発明の転送制御装置では、入出力命令の転送に
際してその内容を記憶するメモリや宛先装置のアドレス
を記憶するためのメモリを必要とせず、宛先入出力装置
の存在するバスを自動的に選択して転送することができ
るという効果を有している。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を示す図、第２図は本
発明の第２の実施例および第３の実施例の説明の前提と
なる動作を説明するための図、第３図は本発明の第２の
実施例を示す図および第４図は本発明の第３の実施例を
示す図である。 1,3……転送制御装置、４……第１の共有バス、５……
第２の共有バス、9,11……アドレスレジスタ、10,12…
…データレジスタ、13……セレクタ、14……記憶部、15
……メモリ制御回路、18……入出力命令検出回路、24,2
5……バス制御回路、26,31……転送制御回路、27,38…
…判定回路、28……衝突制御回路、29,37……使用権設
定回路、30,36……バス応答制御回路、32,33……アドレ
ス入出力回路、34,35……データ入出力回路、50,53……
送出制御信号時間監視回路、51,54……最小時間幅保償
回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭50−113144（ＪＰ，Ａ) 特開昭57−41755（ＪＰ，Ａ) 特開昭55−33214（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】２つの共通入出力バスに接続され、各々の
共通入出力バスに接続される中央処理装置および周辺装
置から相手側共通入出力バスに接続される中央処理装置
および周辺装置に対してデータの書込みおよび読出しを
行う転送制御装置において、前記２つの共通入出力バスの少なくとも一方において入
出力命令が発行された際に所定の時間内に当該共通入出
力バス上のいずれの装置も応答しないことを検出する入
出力命令検出回路と、前記２つの共通入出力バスの各々に１つずつ接続するよ
うに設けられ、前記入出力命令に対して相手側共通入出
力バス上のいずれの装置も応答しないことを入出力命令
検出回路が検出するとその入出力命令を当該接続する共
通入出力バスに伝達する２つのバス制御回路とを有する
ことを特徴とする転送制御装置。