JPH11134288A - バスコントローラ - Google Patents
バスコントローラInfo
- Publication number
- JPH11134288A JPH11134288A JP9295301A JP29530197A JPH11134288A JP H11134288 A JPH11134288 A JP H11134288A JP 9295301 A JP9295301 A JP 9295301A JP 29530197 A JP29530197 A JP 29530197A JP H11134288 A JPH11134288 A JP H11134288A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- external input
- output device
- data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 外部入出力装置が、ＣＰＵのシステムバスア
クセスの終了を待たなくても、外部入出力装置からシス
テムバス方向へのデータ転送を開始することと、システ
ムバスを通して得たデータの外部入出力装置への転送が
終了する前からＣＰＵがシステムバスにアクセスするこ
とを可能とするバスコントローラを提供する。 【解決手段】 メインメモリが接続されたシステムバス
と、ＣＰＵのデータバス又は外部入出力装置が接続され
た外部入出力バスとを切り替えて接続する切り替え手段
と、前記ＣＰＵ及び前記外部入出力装置からの接続要求
を調停して前記切り替え手段を制御して前記ＣＰＵ又は
前記外部入出力装置に転送許可信号を出力する調停手段
とを備えるバスコントローラにおいて、更に、前記外部
入出力バスと前記切り替え手段との間にバッファを備
え、前記調停手段は、前記バッファも制御する。
クセスの終了を待たなくても、外部入出力装置からシス
テムバス方向へのデータ転送を開始することと、システ
ムバスを通して得たデータの外部入出力装置への転送が
終了する前からＣＰＵがシステムバスにアクセスするこ
とを可能とするバスコントローラを提供する。 【解決手段】 メインメモリが接続されたシステムバス
と、ＣＰＵのデータバス又は外部入出力装置が接続され
た外部入出力バスとを切り替えて接続する切り替え手段
と、前記ＣＰＵ及び前記外部入出力装置からの接続要求
を調停して前記切り替え手段を制御して前記ＣＰＵ又は
前記外部入出力装置に転送許可信号を出力する調停手段
とを備えるバスコントローラにおいて、更に、前記外部
入出力バスと前記切り替え手段との間にバッファを備
え、前記調停手段は、前記バッファも制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムにおいてシステム内の１つのバスとシステム内の複
数のバスのうちの１つとをＣＰＵや外部入出力装置など
からの要求を調停しながら接続するバスコントローラに
関する。
テムにおいてシステム内の１つのバスとシステム内の複
数のバスのうちの１つとをＣＰＵや外部入出力装置など
からの要求を調停しながら接続するバスコントローラに
関する。
【０００２】
【従来の技術】従来、この種のバスコントローラは、Ｃ
ＰＵとメインメモリ、及びＤＭＡ転送等を行う外部入出
力装置がシステムバスを共有するようなシステム構成に
おいて、システムバスの制御権を調停することを目的と
して用いられている。
ＰＵとメインメモリ、及びＤＭＡ転送等を行う外部入出
力装置がシステムバスを共有するようなシステム構成に
おいて、システムバスの制御権を調停することを目的と
して用いられている。
【０００３】図５は従来のバスコントローラを用いたコ
ンピュータのシステム構成の一例を示すブロック図であ
る。ＣＰＵ１はデータバスＤ１を介してバスコントロー
ラ１０２と接続されており、データバスＤ１とデータバ
スＤ３とシステムバス８とデータバスＤ５を経由してメ
インメモリ４にアクセスできる。ＣＰＵ１がメインメモ
リにアクセスする場合はメインメモリアクセス要求Ｓ１
をアクティブにすることでバスコントローラ１０２にシ
ステムバスの制御権を要求する。
ンピュータのシステム構成の一例を示すブロック図であ
る。ＣＰＵ１はデータバスＤ１を介してバスコントロー
ラ１０２と接続されており、データバスＤ１とデータバ
スＤ３とシステムバス８とデータバスＤ５を経由してメ
インメモリ４にアクセスできる。ＣＰＵ１がメインメモ
リにアクセスする場合はメインメモリアクセス要求Ｓ１
をアクティブにすることでバスコントローラ１０２にシ
ステムバスの制御権を要求する。
【０００４】一方、外部入出力装置３は、内部に入出力
コントローラ７を有する装置で、データバスＤ４を介し
て外部入出力バス９に接続されている。外部入出力装置
３は、データバスＤ４と外部入出力バス９と、データバ
スＤ２を介してバスコントローラ１０２に接続されてお
り、さらにデータバスＤ３とシステムバス８とデータバ
スＤ５を経由して、メインメモリ４に直接アクセスして
データの転送を行うことができる。外部入出力装置３が
データ転送を行う場合、データ転送要求Ｓ３をアクティ
ブにすることで、バスコントローラ１０２にシステムバ
ス８の制御権を要求する。
コントローラ７を有する装置で、データバスＤ４を介し
て外部入出力バス９に接続されている。外部入出力装置
３は、データバスＤ４と外部入出力バス９と、データバ
スＤ２を介してバスコントローラ１０２に接続されてお
り、さらにデータバスＤ３とシステムバス８とデータバ
スＤ５を経由して、メインメモリ４に直接アクセスして
データの転送を行うことができる。外部入出力装置３が
データ転送を行う場合、データ転送要求Ｓ３をアクティ
ブにすることで、バスコントローラ１０２にシステムバ
ス８の制御権を要求する。
【０００５】図８に外部入出力装置３の内部ブロック図
の１例を示す。外部入出力装置３内部の入出力コントロ
ーラ７は、外部信号Ｓ８に基づき、データ転送要求Ｓ３
をアクティブにして、データ転送許可信号Ｓ２がアクテ
ィブになったときに、信号Ｓ６又は信号Ｓ７により、入
出力ポートＰ１と外部入出力バス９とを接続する。
の１例を示す。外部入出力装置３内部の入出力コントロ
ーラ７は、外部信号Ｓ８に基づき、データ転送要求Ｓ３
をアクティブにして、データ転送許可信号Ｓ２がアクテ
ィブになったときに、信号Ｓ６又は信号Ｓ７により、入
出力ポートＰ１と外部入出力バス９とを接続する。
【０００６】次に、バスコントローラ１０２の内部構成
を説明する。図６はバスコントローラ１０２の内部詳細
ブロック図である。アクセス保留レジスタ５は、メイン
メモリアクセス要求Ｓ１とデータ転送要求Ｓ３を待ち行
列状態で一時記憶するレジスタキュー（待ち行列）であ
る。バスアービトレーション機構Ｃ０は信号線Ｓ９によ
ってアクセス保留レジスタ５から、調停を行うトランザ
クションを受け取り、実際のバス調停を行うブロックで
ある。調停が成功した場合、そのトランザクションの種
類によって、制御線Ｓ５、Ｓ４０を制御してバスの接続
を行い、さらにアクノリッジ信号Ｓ４やデータ転送許可
信号Ｓ２を発行してバス獲得の成功を通知する。なお、
Ｓ７、Ｓ８は、データの転送方向を制御する制御線であ
る。
を説明する。図６はバスコントローラ１０２の内部詳細
ブロック図である。アクセス保留レジスタ５は、メイン
メモリアクセス要求Ｓ１とデータ転送要求Ｓ３を待ち行
列状態で一時記憶するレジスタキュー（待ち行列）であ
る。バスアービトレーション機構Ｃ０は信号線Ｓ９によ
ってアクセス保留レジスタ５から、調停を行うトランザ
クションを受け取り、実際のバス調停を行うブロックで
ある。調停が成功した場合、そのトランザクションの種
類によって、制御線Ｓ５、Ｓ４０を制御してバスの接続
を行い、さらにアクノリッジ信号Ｓ４やデータ転送許可
信号Ｓ２を発行してバス獲得の成功を通知する。なお、
Ｓ７、Ｓ８は、データの転送方向を制御する制御線であ
る。
【０００７】次に、動作について説明する。図７はＣＰ
Ｕ１と外部入出力装置３からの要求が競合した場合の動
作を示すフローチャートである。通常、バスコントロー
ラ１０２はアクセス保留レジスタ５に格納されたバス獲
得要求を順番に調停するが、ＣＰＵ１と外部入出力装置
３から同時にバス獲得要求を受けた場合はＣＰＵ１の要
求を優先し、バスをＣＰＵ１に解放して、このトランザ
クション終了後に外部入出力装置３の要求を調停する。
Ｕ１と外部入出力装置３からの要求が競合した場合の動
作を示すフローチャートである。通常、バスコントロー
ラ１０２はアクセス保留レジスタ５に格納されたバス獲
得要求を順番に調停するが、ＣＰＵ１と外部入出力装置
３から同時にバス獲得要求を受けた場合はＣＰＵ１の要
求を優先し、バスをＣＰＵ１に解放して、このトランザ
クション終了後に外部入出力装置３の要求を調停する。
【０００８】
【発明が解決しようとする課題】このような従来のバス
コントローラ１０２では、ＣＰＵ１のメインメモリアク
セス要求と外部入出力装置３のデータ転送要求が競合し
た場合に、ＣＰＵ１のトランザクションが終了するまで
システムバス８が解放されないため、外部入出力装置３
はデータ転送を待たねばならず、次のトランザクション
を開始できなかった。特にリアルタイム性を要求される
ようなデータ転送の場合、外部入出力装置３がバスコン
トローラ１０２からのバス獲得信号を待たずに入力デー
タのサンプリングを行う場合があり、データを消失して
しまう危険性があった。
コントローラ１０２では、ＣＰＵ１のメインメモリアク
セス要求と外部入出力装置３のデータ転送要求が競合し
た場合に、ＣＰＵ１のトランザクションが終了するまで
システムバス８が解放されないため、外部入出力装置３
はデータ転送を待たねばならず、次のトランザクション
を開始できなかった。特にリアルタイム性を要求される
ようなデータ転送の場合、外部入出力装置３がバスコン
トローラ１０２からのバス獲得信号を待たずに入力デー
タのサンプリングを行う場合があり、データを消失して
しまう危険性があった。
【０００９】また、入出力バス９のバンド幅がシステム
バス８のものより小さいシステム構成で外部入出力装置
３が直接メインメモリ４にデータ転送を行う場合、従来
の構成では入出力バス９のバンド幅でデータ転送を行う
ため、転送時間が長くなりそれだけシステムバス８の解
放までに時間がかかり、ＣＰＵ１のアクセス要求を受け
つけられなくなっていた。
バス８のものより小さいシステム構成で外部入出力装置
３が直接メインメモリ４にデータ転送を行う場合、従来
の構成では入出力バス９のバンド幅でデータ転送を行う
ため、転送時間が長くなりそれだけシステムバス８の解
放までに時間がかかり、ＣＰＵ１のアクセス要求を受け
つけられなくなっていた。
【００１０】そこで本発明は、外部入出力装置が、ＣＰ
Ｕのシステムバスアクセスの終了を待たなくても、外部
入出力装置からシステムバス方向へのデータ転送を開始
することを可能とするバスコントローラを提供すること
を目的とする。
Ｕのシステムバスアクセスの終了を待たなくても、外部
入出力装置からシステムバス方向へのデータ転送を開始
することを可能とするバスコントローラを提供すること
を目的とする。
【００１１】また本発明は、システムバスを通して得た
データの外部入出力装置への転送が終了する前からＣＰ
Ｕがシステムバスにアクセスすることを可能とするバス
コントローラを提供することを目的とする。
データの外部入出力装置への転送が終了する前からＣＰ
Ｕがシステムバスにアクセスすることを可能とするバス
コントローラを提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明によるバスコント
ローラは、メインメモリが接続されたシステムバスと、
ＣＰＵのデータバス又は外部入出力装置が接続された外
部入出力バスとを切り替えて接続する切り替え手段と、
前記ＣＰＵ及び前記外部入出力装置からの接続要求を調
停して前記切り替え手段を制御して前記ＣＰＵ又は前記
外部入出力装置に転送許可信号を出力する調停手段とを
備えるバスコントローラにおいて、更に、前記外部入出
力バスと前記切り替え手段との間にバッファを備え、前
記調停手段は、前記バッファも制御することを特徴とす
る。前記バッファは、入力バッファと出力バッファとを
備えることを特徴とする請求項１に記載のバスコントロ
ーラ。
ローラは、メインメモリが接続されたシステムバスと、
ＣＰＵのデータバス又は外部入出力装置が接続された外
部入出力バスとを切り替えて接続する切り替え手段と、
前記ＣＰＵ及び前記外部入出力装置からの接続要求を調
停して前記切り替え手段を制御して前記ＣＰＵ又は前記
外部入出力装置に転送許可信号を出力する調停手段とを
備えるバスコントローラにおいて、更に、前記外部入出
力バスと前記切り替え手段との間にバッファを備え、前
記調停手段は、前記バッファも制御することを特徴とす
る。前記バッファは、入力バッファと出力バッファとを
備えることを特徴とする請求項１に記載のバスコントロ
ーラ。
【００１３】また、本発明によるバスコントローラは、
前記ＣＰＵおよび前記外部入出力装置からの要求を待ち
行列状態で一時記憶する待ち行列手段を更に備えること
を特徴とする。
前記ＣＰＵおよび前記外部入出力装置からの要求を待ち
行列状態で一時記憶する待ち行列手段を更に備えること
を特徴とする。
【００１４】更に、本発明によるバスコントローラは、
前記調停手段が、前記外部入出力装置から、外部入出力
装置から前記メモリへのデータ転送要求を受けたとき
に、前記システムバスと前記データバスが接続されてい
ても、前記入力バッファに空きがあれば、前記外部入出
力装置に前記転送許可信号を出力することを特徴とす
る。
前記調停手段が、前記外部入出力装置から、外部入出力
装置から前記メモリへのデータ転送要求を受けたとき
に、前記システムバスと前記データバスが接続されてい
ても、前記入力バッファに空きがあれば、前記外部入出
力装置に前記転送許可信号を出力することを特徴とす
る。
【００１５】更に、本発明によるバスコントローラは、
前記調停手段が、前記システムバスがアイドル状態で、
前記入力バッファに転送データがあれば、前記切り替え
手段を前記入力バッファ側に接続して前記入力バッファ
内の転送データを前記システムバッファに転送すること
を特徴とする。
前記調停手段が、前記システムバスがアイドル状態で、
前記入力バッファに転送データがあれば、前記切り替え
手段を前記入力バッファ側に接続して前記入力バッファ
内の転送データを前記システムバッファに転送すること
を特徴とする。
【００１６】更に、本発明によるバスコントローラは、
前記調停手段が、前記外部入出力装置から、前記メモリ
から前記外部入出力装置へのデータ転送要求を受けたと
きに、前記システムバスがアイドル状態で、前記出力バ
ッファに空きがあれば、前記切り替え手段を前記出力バ
ッファ側に接続して、前記メモリから前記出力バッファ
にデータを転送することを特徴とする。
前記調停手段が、前記外部入出力装置から、前記メモリ
から前記外部入出力装置へのデータ転送要求を受けたと
きに、前記システムバスがアイドル状態で、前記出力バ
ッファに空きがあれば、前記切り替え手段を前記出力バ
ッファ側に接続して、前記メモリから前記出力バッファ
にデータを転送することを特徴とする。
【００１７】更に、本発明によるバスコントローラは、
前記調停手段が、前記メモリから出力バッファへのデー
タ転送が終了したならば前記転送許可信号を前記外部入
出力装置に出力することを特徴とする請求項６に記載の
バスコントローラ。
前記調停手段が、前記メモリから出力バッファへのデー
タ転送が終了したならば前記転送許可信号を前記外部入
出力装置に出力することを特徴とする請求項６に記載の
バスコントローラ。
【００１８】更に、本発明によるバスコントローラは、
前記調停手段が、前記ＣＰＵから接続要求があったとき
に、前記出力バッファから前記入出力装置へのデータ転
送が行われていても、前記切り替え手段に前記システム
バスと前記データバスを接続させ、前記ＣＰＵへ前記転
送許可信号を出力することを特徴とする。
前記調停手段が、前記ＣＰＵから接続要求があったとき
に、前記出力バッファから前記入出力装置へのデータ転
送が行われていても、前記切り替え手段に前記システム
バスと前記データバスを接続させ、前記ＣＰＵへ前記転
送許可信号を出力することを特徴とする。
【００１９】更に、本発明によるバスコントローラは、
第１のバスと、第２のバス又は第３のバスとを切り替え
て接続する切り替え手段と、前記切り替え手段を前記第
１のバスに接続されている装置と前記第２のバスに接続
されている装置からの要求を調停して前記切り替え手段
を制御して前記第１のバスに接続されている装置又は前
記第２のバスに接続されている装置に転送許可信号を出
力する調停手段とを備えるバスコントローラにおいて、
更に、前記第２のバス又は／及び第３のバスと前記切り
替え手段との間にバッファを備え、前記調停手段は、前
記バッファも制御することを特徴とする。
第１のバスと、第２のバス又は第３のバスとを切り替え
て接続する切り替え手段と、前記切り替え手段を前記第
１のバスに接続されている装置と前記第２のバスに接続
されている装置からの要求を調停して前記切り替え手段
を制御して前記第１のバスに接続されている装置又は前
記第２のバスに接続されている装置に転送許可信号を出
力する調停手段とを備えるバスコントローラにおいて、
更に、前記第２のバス又は／及び第３のバスと前記切り
替え手段との間にバッファを備え、前記調停手段は、前
記バッファも制御することを特徴とする。
【００２０】本発明のバスコントローラは、データバッ
ファ（図１の６）を有しており、ＣＰＵと外部入出力装
置のアクセス要求が競合した場合でも、ＣＰＵのトラン
ザクション終了を待たずに外部入出力装置はトランザク
ションを開始できる構成を有している。具体的には、デ
ータバッファ（図１の６）は入力データキュー（図２の
Ｂ１）と出力データキュー（図２のＢ２）からなり、Ｃ
ＰＵトランザクション実行中に外部入出力装置のデータ
転送要求が行われた場合には、バス転送許可信号（図２
のＳ２）をＣＰＵトランザクションの終了を待たずに発
行して、データ転送を行わせ、実際にはデータを入力デ
ータキューに格納して、ＣＰＵトランザクション終了後
にメインメモリに転送する。また、外部入出力装置から
のメインメモリリード要求があった場合はシステムバス
獲得後にメインメモリからデータを一旦出力データキュ
ーに格納したのち、外部入出力装置に転送する。この
際、ＣＰＵからのメインメモリアクセス要求（図２のＳ
１）があれば、出力データキューのデータ転送終了を待
たずにシステムバスにバスを解放する。
ファ（図１の６）を有しており、ＣＰＵと外部入出力装
置のアクセス要求が競合した場合でも、ＣＰＵのトラン
ザクション終了を待たずに外部入出力装置はトランザク
ションを開始できる構成を有している。具体的には、デ
ータバッファ（図１の６）は入力データキュー（図２の
Ｂ１）と出力データキュー（図２のＢ２）からなり、Ｃ
ＰＵトランザクション実行中に外部入出力装置のデータ
転送要求が行われた場合には、バス転送許可信号（図２
のＳ２）をＣＰＵトランザクションの終了を待たずに発
行して、データ転送を行わせ、実際にはデータを入力デ
ータキューに格納して、ＣＰＵトランザクション終了後
にメインメモリに転送する。また、外部入出力装置から
のメインメモリリード要求があった場合はシステムバス
獲得後にメインメモリからデータを一旦出力データキュ
ーに格納したのち、外部入出力装置に転送する。この
際、ＣＰＵからのメインメモリアクセス要求（図２のＳ
１）があれば、出力データキューのデータ転送終了を待
たずにシステムバスにバスを解放する。
【００２１】
【発明の実施の形態】次に本実施形態のバスコントロー
ラの構成及び動作に関して、図面を参照して具体的に説
明する。図１は本実施形態のバスコントローラを用いた
システム構成の一例を示すブロック図である。ＣＰＵ１
や外部入出力装置３、メインメモリ４とシステムバス
８、入出力バス９の構成とその接続に関しては、前述の
図５に示した、従来のバスコントローラを用いたシステ
ム構成の一例と同一であるが、本実施形態のバスコント
ローラ２は、内部にデータバッファ６を有していること
を特徴としている。
ラの構成及び動作に関して、図面を参照して具体的に説
明する。図１は本実施形態のバスコントローラを用いた
システム構成の一例を示すブロック図である。ＣＰＵ１
や外部入出力装置３、メインメモリ４とシステムバス
８、入出力バス９の構成とその接続に関しては、前述の
図５に示した、従来のバスコントローラを用いたシステ
ム構成の一例と同一であるが、本実施形態のバスコント
ローラ２は、内部にデータバッファ６を有していること
を特徴としている。
【００２２】次に、具体的にバスコントローラ２の内部
構成を説明する。図２は本実施形態のバスコントローラ
２の内部ブロック図である。アクセス保留レジスタ５
は、ＣＰＵ１からのメインメモリアクセス要求Ｓ１と外
部入出力装置３からのデータ転送要求Ｓ３を保持するレ
ジスタキューである。バスアービトレーション機構Ｃ０
は、アクセス保留レジスタ５から信号線Ｓ９を介してバ
ス獲得要求を読み出し、制御線Ｓ５〜Ｓ８及びＳ４０を
制御して、システムバスの調停を行い、バスを獲得す
る。バスを獲得した場合には、ＣＰＵ１に対してはアク
ノリッジ信号Ｓ４を、外部入出力装置３に対しては、デ
ータ転送許可信号Ｓ２を発行して、トランザクションの
開始を許可する。入力データキューＢ１は外部入出力装
置３からメインメモリ４への転送データを一旦格納する
バッファであり、出力データキューＢ２はメインメモリ
４から外部入出力装置３へのリードデータを一旦格納す
るバッファである。
構成を説明する。図２は本実施形態のバスコントローラ
２の内部ブロック図である。アクセス保留レジスタ５
は、ＣＰＵ１からのメインメモリアクセス要求Ｓ１と外
部入出力装置３からのデータ転送要求Ｓ３を保持するレ
ジスタキューである。バスアービトレーション機構Ｃ０
は、アクセス保留レジスタ５から信号線Ｓ９を介してバ
ス獲得要求を読み出し、制御線Ｓ５〜Ｓ８及びＳ４０を
制御して、システムバスの調停を行い、バスを獲得す
る。バスを獲得した場合には、ＣＰＵ１に対してはアク
ノリッジ信号Ｓ４を、外部入出力装置３に対しては、デ
ータ転送許可信号Ｓ２を発行して、トランザクションの
開始を許可する。入力データキューＢ１は外部入出力装
置３からメインメモリ４への転送データを一旦格納する
バッファであり、出力データキューＢ２はメインメモリ
４から外部入出力装置３へのリードデータを一旦格納す
るバッファである。
【００２３】次に、各トランザクション実行時の動作に
ついて説明する。まず、ＣＰＵ１のアクセス要求と、外
部入出力装置３からメインメモリへのデータ転送要求
（ライトアクセス要求）が競合する場合について説明す
る。図３はＣＰＵ１のアクセス要求と外部入出力装置３
のデータ転送要求が競合した場合の動作フローである。
バスアービトレーション機構Ｃ０は、アクセス保留レジ
スタ５からＣＰＵ１のメインメモリアクセス要求を読み
出した場合、システムバス８がアイドル状態かどうかを
検出する。この時、競合する外部入出力装置３のデータ
転送要求があれば、アクセス保留レジスタ５からこの要
求も読み出して、ＣＰＵ１のバス調停と並列にこのアク
セス要求の処理を行う。具体的には、システムバス８の
アイドル状態検出と平行して、入力データキューＢ１に
空きがあるかどうかを調べる（ステート４０１及び４０
５）。システムバス８がアイドルの場合は、入力データ
キューＢ１に外部入出力装置３から転送済みでメインメ
モリ４への転送が保留中のデータがあるかどうかを調べ
る（ステート４０２）。あった場合には先にこのデータ
をメインメモリ４に転送してその後、ＣＰＵ１にバス制
御権を渡し、アクノリッジ信号Ｓ４をアクティブにす
る。ＣＰＵ１はこの時点でトランザクションを開始でき
る（ステート４０３及び４０４）。一方、これらＣＰＵ
１のアクセス要求の処理と独立にステート４０５におい
て、入力データキューＢ１に空きがあった場合は、デー
タ転送許可信号Ｓ２をアクティブにして外部入出力装置
３に対してデータ転送を許可する（ステート４０６）。
この時点で外部入出力装置３はＣＰＵ１のトランザクシ
ョンの終了、すなわち、システムバス８が解放されてい
る、いないに関わらずトランザクション開始可能であ
る。転送されたデータは入力データキューＢ１に格納さ
れ、システムバス８がアイドルになった後にメインメモ
リ４に転送される。この時、外部入出力装置３は、デー
タが実際にメインメモリ４に転送されたかどうかに関わ
らず、またＣＰＵ１のトランザクションの終了の如何に
関わらず、入力データキューＢ１へのデータ転送が終了
すれば、その回のトランザクションを終了して、ただち
に、次のデータ転送要求を開始できる。
ついて説明する。まず、ＣＰＵ１のアクセス要求と、外
部入出力装置３からメインメモリへのデータ転送要求
（ライトアクセス要求）が競合する場合について説明す
る。図３はＣＰＵ１のアクセス要求と外部入出力装置３
のデータ転送要求が競合した場合の動作フローである。
バスアービトレーション機構Ｃ０は、アクセス保留レジ
スタ５からＣＰＵ１のメインメモリアクセス要求を読み
出した場合、システムバス８がアイドル状態かどうかを
検出する。この時、競合する外部入出力装置３のデータ
転送要求があれば、アクセス保留レジスタ５からこの要
求も読み出して、ＣＰＵ１のバス調停と並列にこのアク
セス要求の処理を行う。具体的には、システムバス８の
アイドル状態検出と平行して、入力データキューＢ１に
空きがあるかどうかを調べる（ステート４０１及び４０
５）。システムバス８がアイドルの場合は、入力データ
キューＢ１に外部入出力装置３から転送済みでメインメ
モリ４への転送が保留中のデータがあるかどうかを調べ
る（ステート４０２）。あった場合には先にこのデータ
をメインメモリ４に転送してその後、ＣＰＵ１にバス制
御権を渡し、アクノリッジ信号Ｓ４をアクティブにす
る。ＣＰＵ１はこの時点でトランザクションを開始でき
る（ステート４０３及び４０４）。一方、これらＣＰＵ
１のアクセス要求の処理と独立にステート４０５におい
て、入力データキューＢ１に空きがあった場合は、デー
タ転送許可信号Ｓ２をアクティブにして外部入出力装置
３に対してデータ転送を許可する（ステート４０６）。
この時点で外部入出力装置３はＣＰＵ１のトランザクシ
ョンの終了、すなわち、システムバス８が解放されてい
る、いないに関わらずトランザクション開始可能であ
る。転送されたデータは入力データキューＢ１に格納さ
れ、システムバス８がアイドルになった後にメインメモ
リ４に転送される。この時、外部入出力装置３は、デー
タが実際にメインメモリ４に転送されたかどうかに関わ
らず、またＣＰＵ１のトランザクションの終了の如何に
関わらず、入力データキューＢ１へのデータ転送が終了
すれば、その回のトランザクションを終了して、ただち
に、次のデータ転送要求を開始できる。
【００２４】次にＣＰＵ１のメインメモリアクセス要求
と外部入出力装置３のメインメモリ４へのリードアクセ
ス要求が競合する場合について説明する。図４はこの場
合の動作を示すフローチャートである。外部入出力装置
３からのリードアクセスが競合する場合は前述のデータ
転送要求（ライトアクセス要求）が競合する場合と異な
り、従来のバスコントローラ同様、ＣＰＵ１のトランザ
クション終了を待って外部入出力装置３にシステムバス
８の使用を許可することになる。しかし、システムバス
８のバンド幅が入出力バス９のものより大きい場合に
は、リードデータの転送終了を待たずにシステムバス８
を解放し、ＣＰＵ１に対して次のアクセス要求を受けつ
けることが可能となる。具体的には、まず、バスアービ
トレーション機構Ｃ０は、システムバス８がアイドルで
あるかどうかを検出し（ステート５０１）、アイドルの
場合は、入力データキューＢ１に外部入出力装置３から
転送済みのデータがあるかどうかを調べる（ステート５
０２）。もしあれば、メインメモリ４にデータを転送し
て（ステート５０２，５０３）、その後、システムバス
８をＣＰＵ１に渡し、トランザクションの開始を許可す
る（ステート５０４）。そしてＣＰＵ１のトランザクシ
ョンが終了したら（ステート５０５）、出力データキュ
ーＢ２に空きがあるかどうか調べ（ステート５０６）、
あればメインメモリ４からリードデータを読み出して出
力データキューＢ２に格納する（ステート５０７）。そ
の後、外部入出力装置３にデータ転送許可信号Ｓ２をア
クティブにして（ステート５０８）、トランザクション
の開始を許可する。外部入出力装置３は実際は、出力デ
ータキューからデータを読み出すことになる。この時同
時に、システムバスを解放するため、ＣＰＵ１は、外部
入出力装置３のトランザクションの終了を待たずに、次
のメインメモリアクセス要求を開始できる。
と外部入出力装置３のメインメモリ４へのリードアクセ
ス要求が競合する場合について説明する。図４はこの場
合の動作を示すフローチャートである。外部入出力装置
３からのリードアクセスが競合する場合は前述のデータ
転送要求（ライトアクセス要求）が競合する場合と異な
り、従来のバスコントローラ同様、ＣＰＵ１のトランザ
クション終了を待って外部入出力装置３にシステムバス
８の使用を許可することになる。しかし、システムバス
８のバンド幅が入出力バス９のものより大きい場合に
は、リードデータの転送終了を待たずにシステムバス８
を解放し、ＣＰＵ１に対して次のアクセス要求を受けつ
けることが可能となる。具体的には、まず、バスアービ
トレーション機構Ｃ０は、システムバス８がアイドルで
あるかどうかを検出し（ステート５０１）、アイドルの
場合は、入力データキューＢ１に外部入出力装置３から
転送済みのデータがあるかどうかを調べる（ステート５
０２）。もしあれば、メインメモリ４にデータを転送し
て（ステート５０２，５０３）、その後、システムバス
８をＣＰＵ１に渡し、トランザクションの開始を許可す
る（ステート５０４）。そしてＣＰＵ１のトランザクシ
ョンが終了したら（ステート５０５）、出力データキュ
ーＢ２に空きがあるかどうか調べ（ステート５０６）、
あればメインメモリ４からリードデータを読み出して出
力データキューＢ２に格納する（ステート５０７）。そ
の後、外部入出力装置３にデータ転送許可信号Ｓ２をア
クティブにして（ステート５０８）、トランザクション
の開始を許可する。外部入出力装置３は実際は、出力デ
ータキューからデータを読み出すことになる。この時同
時に、システムバスを解放するため、ＣＰＵ１は、外部
入出力装置３のトランザクションの終了を待たずに、次
のメインメモリアクセス要求を開始できる。
【００２５】
【発明の効果】以上説明したように、本発明のバスコン
トローラは、内部に入力データキューを備えたことで、
ＣＰＵがメインメモリアクセスしているときに外部入出
力装置がデータ転送要求（ライトアクセス要求）を出し
た場合にも、ＣＰＵのメインメモリアクセスのトランザ
クションの終了を待つことなく、外部入出力装置に対し
てデータ転送を許可することができる。これにより、外
部入出力装置は継続的にトランザクションを開始できる
ため、新しいデータのサンプリングによって転送前のデ
ータを消失するような危険を回避できる効果がある。
トローラは、内部に入力データキューを備えたことで、
ＣＰＵがメインメモリアクセスしているときに外部入出
力装置がデータ転送要求（ライトアクセス要求）を出し
た場合にも、ＣＰＵのメインメモリアクセスのトランザ
クションの終了を待つことなく、外部入出力装置に対し
てデータ転送を許可することができる。これにより、外
部入出力装置は継続的にトランザクションを開始できる
ため、新しいデータのサンプリングによって転送前のデ
ータを消失するような危険を回避できる効果がある。
【００２６】また、外部入出力装置に継続的にトランザ
クションを開始できるようにして、新しいデータのサン
プリングによって転送前のデータを消失するような危険
を回避することができる。
クションを開始できるようにして、新しいデータのサン
プリングによって転送前のデータを消失するような危険
を回避することができる。
【００２７】さらに、外部入出力装置からのリード要求
による処理をしているときに、ＣＰＵからのメインメモ
リアクセス要求とが競合するような場合において、内部
の出力データキューにメインメモリから読み出し外部入
出力装置に送るべきデータを一旦格納し、その後外部入
出力装置にデータ転送する構成にしたことで、システム
バスのバンド幅が入出力バスのバンド幅より大きいシス
テム構成では、従来のバスコントローラを用いるより、
より早くシステムバスをＣＰＵに対して解放できるた
め、全体として、システムバスの使用効率を上げる効果
がある。
による処理をしているときに、ＣＰＵからのメインメモ
リアクセス要求とが競合するような場合において、内部
の出力データキューにメインメモリから読み出し外部入
出力装置に送るべきデータを一旦格納し、その後外部入
出力装置にデータ転送する構成にしたことで、システム
バスのバンド幅が入出力バスのバンド幅より大きいシス
テム構成では、従来のバスコントローラを用いるより、
より早くシステムバスをＣＰＵに対して解放できるた
め、全体として、システムバスの使用効率を上げる効果
がある。
【図１】本発明の実施形態によるバスコントローラを用
いたコンピュータの一実施例を示すブロック図である。
いたコンピュータの一実施例を示すブロック図である。
【図２】本発明の実施形態によるバスコントローラの内
部詳細ブロック図である。
部詳細ブロック図である。
【図３】本発明の実施形態によるバスコントローラのバ
スアービトレーション機構のＣＰＵのメインメモリアク
セス要求と外部入出力装置からメインメモリへのライト
アクセス要求が競合した場合の動作を示すフローチャー
トである。
スアービトレーション機構のＣＰＵのメインメモリアク
セス要求と外部入出力装置からメインメモリへのライト
アクセス要求が競合した場合の動作を示すフローチャー
トである。
【図４】本発明の実施形態によるバスコントローラのバ
スアービトレーション機構のＣＰＵのメインメモリアク
セス要求と外部入出力装置からメインメモリへのリード
アクセス要求が競合した場合の動作を示すフローチャー
トである。
スアービトレーション機構のＣＰＵのメインメモリアク
セス要求と外部入出力装置からメインメモリへのリード
アクセス要求が競合した場合の動作を示すフローチャー
トである。
【図５】従来例によるバスコントローラを用いたコンピ
ュータを示すブロック図である。
ュータを示すブロック図である。
【図６】従来例によるバスコントローラの内部詳細ブロ
ック図である。
ック図である。
【図７】従来例によるバスコントローラの動作を示すフ
ローチャートである。
ローチャートである。
【図８】外部入出力装置の一実施例を示すブロック図で
ある。
ある。
１ ＣＰＵ ２ バスコントローラ ３ 外部入出力装置 ４ メインメモリ ５ アクセス保留レジスタ ６ データバッファ Ｂ１ 入力データキュー Ｂ２ 出力データキュー Ｃ０ バスアービトレーション機構
Claims (9)
- 【請求項１】 メインメモリが接続されたシステムバス
と、ＣＰＵのデータバス又は外部入出力装置が接続され
た外部入出力バスとを切り替えて接続する切り替え手段
と、前記ＣＰＵ及び前記外部入出力装置からの接続要求
を調停して前記切り替え手段を制御して前記ＣＰＵ又は
前記外部入出力装置に転送許可信号を出力する調停手段
とを備えるバスコントローラにおいて、 更に、前記外部入出力バスと前記切り替え手段との間に
バッファを備え、 前記調停手段は、前記バッファも制御することを特徴と
するバスコントローラ。 - 【請求項２】 前記バッファは、入力バッファと出力バ
ッファとを備えることを特徴とする請求項１に記載のバ
スコントローラ。 - 【請求項３】 前記ＣＰＵおよび前記外部入出力装置か
らの要求を待ち行列状態で一時記憶する待ち行列手段を
更に備えることを特徴とする請求項１又は２に記載のバ
スコントローラ。 - 【請求項４】 前記調停手段は、前記外部入出力装置か
ら、外部入出力装置から前記メモリへのデータ転送要求
を受けたときに、前記システムバスと前記データバスが
接続されていても、前記入力バッファに空きがあれば、
前記外部入出力装置に前記転送許可信号を出力すること
を特徴とする請求項２又は３に記載のバスコントロー
ラ。 - 【請求項５】 前記調停手段は、前記システムバスがア
イドル状態で、前記入力バッファに転送データがあれ
ば、前記切り替え手段を前記入力バッファ側に接続して
前記入力バッファ内の転送データを前記システムバッフ
ァに転送することを特徴とする請求項４に記載のバスコ
ントローラ。 - 【請求項６】 前記調停手段は、前記外部入出力装置か
ら、前記メモリから前記外部入出力装置へのデータ転送
要求を受けたときに、前記システムバスがアイドル状態
で、前記出力バッファに空きがあれば、前記切り替え手
段を前記出力バッファ側に接続して、前記メモリから前
記出力バッファにデータを転送することを特徴とする請
求項２又は３に記載のバスコントローラ。 - 【請求項７】 前記調停手段は、前記メモリから出力バ
ッファへのデータ転送が終了したならば前記転送許可信
号を前記外部入出力装置に出力して、前記出力バッファ
から前記入出力装置へのデータ転送を行わせることを特
徴とする請求項６に記載のバスコントローラ。 - 【請求項８】 前記調停手段は、前記ＣＰＵから接続要
求があったときに、前記出力バッファから前記入出力装
置へのデータ転送が行われていても、前記切り替え手段
に前記システムバスと前記データバスを接続させ、前記
ＣＰＵへ前記転送許可信号を出力することを特徴とする
請求項７に記載のバスコントローラ。 - 【請求項９】 第１のバスと、第２のバス又は第３のバ
スとを切り替えて接続する切り替え手段と、前記切り替
え手段を前記第１のバスに接続されている装置と前記第
２のバスに接続されている装置からの要求を調停して前
記切り替え手段を制御して前記第１のバスに接続されて
いる装置又は前記第２のバスに接続されている装置に転
送許可信号を出力する調停手段とを備えるバスコントロ
ーラにおいて、 更に、前記第２のバス又は／及び第３のバスと前記切り
替え手段との間にバッファを備え、 前記調停手段は、前記バッファも制御することを特徴と
するバスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9295301A JPH11134288A (ja) | 1997-10-28 | 1997-10-28 | バスコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9295301A JPH11134288A (ja) | 1997-10-28 | 1997-10-28 | バスコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11134288A true JPH11134288A (ja) | 1999-05-21 |
Family
ID=17818845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9295301A Pending JPH11134288A (ja) | 1997-10-28 | 1997-10-28 | バスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11134288A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011018358A (ja) * | 2010-09-13 | 2011-01-27 | Tao Logic Systems Llc | リンクブリッジ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146550A (ja) * | 1984-08-11 | 1986-03-06 | Fujitsu Ltd | バス間結合装置 |
| JPH04227557A (ja) * | 1990-06-04 | 1992-08-17 | Hitachi Ltd | 情報処理装置 |
| JPH04369065A (ja) * | 1991-06-18 | 1992-12-21 | Mitsubishi Electric Corp | ダイレクトメモリアクセスコントローラ |
| JPH08185371A (ja) * | 1994-12-27 | 1996-07-16 | Nkk Corp | バス調停装置 |
| JPH08314850A (ja) * | 1995-05-17 | 1996-11-29 | Toshiba Corp | 計算機システムのバスブリッジ |
-
1997
- 1997-10-28 JP JP9295301A patent/JPH11134288A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146550A (ja) * | 1984-08-11 | 1986-03-06 | Fujitsu Ltd | バス間結合装置 |
| JPH04227557A (ja) * | 1990-06-04 | 1992-08-17 | Hitachi Ltd | 情報処理装置 |
| JPH04369065A (ja) * | 1991-06-18 | 1992-12-21 | Mitsubishi Electric Corp | ダイレクトメモリアクセスコントローラ |
| JPH08185371A (ja) * | 1994-12-27 | 1996-07-16 | Nkk Corp | バス調停装置 |
| JPH08314850A (ja) * | 1995-05-17 | 1996-11-29 | Toshiba Corp | 計算機システムのバスブリッジ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011018358A (ja) * | 2010-09-13 | 2011-01-27 | Tao Logic Systems Llc | リンクブリッジ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0354375B2 (ja) | ||
| US20040107265A1 (en) | Shared memory data transfer apparatus | |
| US6782439B2 (en) | Bus system and execution scheduling method for access commands thereof | |
| JP2000047974A (ja) | バス制御コントローラのバス調停方法、バス制御コントローラ及び電子機器のシステム | |
| JP4642531B2 (ja) | データ要求のアービトレーション | |
| US7203781B2 (en) | Bus architecture with primary bus and secondary or slave bus wherein transfer via DMA is in single transfer phase engagement of primary bus | |
| JPH11134288A (ja) | バスコントローラ | |
| US6085271A (en) | System bus arbitrator for facilitating multiple transactions in a computer system | |
| JPH10307788A (ja) | バスブリッジ | |
| JPH10283302A (ja) | 複数のプロセッサに接続されたバスにデータを供給する方法およびシステム | |
| JPH0553902A (ja) | メモリ制御回路 | |
| JPH05257903A (ja) | マルチプロセッサシステム | |
| JPH0962633A (ja) | ネットワーク制御装置 | |
| JPS63286949A (ja) | バス制御方式 | |
| JP2003085125A (ja) | メモリ制御器及びメモリ制御方法 | |
| JPH08185371A (ja) | バス調停装置 | |
| JPH10116245A (ja) | Ｄｍａ制御装置 | |
| JP3365419B2 (ja) | バス調停方法 | |
| JP2005215953A (ja) | 情報処理装置 | |
| JPH06332846A (ja) | バス中継装置 | |
| JPH034349A (ja) | Ｄｍａ転送方式 | |
| JPS60136853A (ja) | デ−タ転送方式 | |
| JPH04205047A (ja) | データ処理装置 | |
| JPH04306754A (ja) | Ｄｍａコントローラ | |
| JP2002269033A (ja) | リトライ制御機能を有するアービタを用いたバスシステムおよびシステムｌｓｉ |