JPH04212783A - メモリバスのプリチャージ回路 - Google Patents
メモリバスのプリチャージ回路Info
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- JPH04212783A JPH04212783A JP2418286A JP41828690A JPH04212783A JP H04212783 A JPH04212783 A JP H04212783A JP 2418286 A JP2418286 A JP 2418286A JP 41828690 A JP41828690 A JP 41828690A JP H04212783 A JPH04212783 A JP H04212783A
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- 238000013459 approach Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は統合メモリバスのプリチ
ャージ回路、特にバイポーラトランジスタと電界効果ト
ランジスタとを使用するプリチャージ回路に関する。
ャージ回路、特にバイポーラトランジスタと電界効果ト
ランジスタとを使用するプリチャージ回路に関する。
【０００２】
【従来の技術】メモリセルの読取り及び書込みは、一般
に、１つのクロック信号中の読取り及び書込みフェーズ
中に少なくとも１つのバスを使用して実施される。現在
では、書込みフェーズ及び／又は読取りフェーズの前に
バスのプリチャージフェーズが実施されるのが通例であ
る。プリチャージフェーズはクロック信号中に組み込ま
れている。以下便宜上１つのバスについて考慮する。プ
リチャージの目的は、バスを、通常は供給電位Ｖｃｃに
等しい所定の電位に設定することである。書込み及び読
取りは、メモリセルに書込まれるべき若しくはセルから
読取られるべき信号の２進状態に応じて、所定のバス電
圧を維持するか又はバスを放電することにより行われる
。バスの容量値が小さいときには、プリチャージは通常
少なくとも１つの電界効果トランジスタにより行われる
。
に、１つのクロック信号中の読取り及び書込みフェーズ
中に少なくとも１つのバスを使用して実施される。現在
では、書込みフェーズ及び／又は読取りフェーズの前に
バスのプリチャージフェーズが実施されるのが通例であ
る。プリチャージフェーズはクロック信号中に組み込ま
れている。以下便宜上１つのバスについて考慮する。プ
リチャージの目的は、バスを、通常は供給電位Ｖｃｃに
等しい所定の電位に設定することである。書込み及び読
取りは、メモリセルに書込まれるべき若しくはセルから
読取られるべき信号の２進状態に応じて、所定のバス電
圧を維持するか又はバスを放電することにより行われる
。バスの容量値が小さいときには、プリチャージは通常
少なくとも１つの電界効果トランジスタにより行われる
。
【０００３】しかしながら、比較的高い、例えば１ｐＦ
より高い容量値を有するバスを急速にプリチャージさせ
るには、バイポーラトランジスタを使用せねばならない
。このトランジスタのコレクタは高い供給電位Ｖｃｃに
接続され、エミッタはバスに接続されている。このトラ
ンジスタのベースは、そのゲートでクロック信号を受け
取る相補型の２つのＭＯＳトランジスタの各ドレイン−
ソース導線を介してＶｃｃ及びアースに接続されている
。プリチャージフェーズ以外では、アースに接続された
ＭＯＳトランジスタはバイポーラトランジスタのベース
の放電を行うために導通する。プリチャージフェーズで
はこのトランジスタを遮断させ、且つ他方のＭＯＳトラ
ンジスタを導通させる。この他方のＭＯＳトランジスタ
は、バイポーラトランジスタを導通させるために供給電
位Ｖｃｃからの電流経路を形成する。クロック信号のプ
リチャージフェーズが終了すると、この電流経路が遮断
され且つ接地側のＭＯＳトランジスタが導通状態となっ
てバイポーラトランジスタのベースを放電させる。
より高い容量値を有するバスを急速にプリチャージさせ
るには、バイポーラトランジスタを使用せねばならない
。このトランジスタのコレクタは高い供給電位Ｖｃｃに
接続され、エミッタはバスに接続されている。このトラ
ンジスタのベースは、そのゲートでクロック信号を受け
取る相補型の２つのＭＯＳトランジスタの各ドレイン−
ソース導線を介してＶｃｃ及びアースに接続されている
。プリチャージフェーズ以外では、アースに接続された
ＭＯＳトランジスタはバイポーラトランジスタのベース
の放電を行うために導通する。プリチャージフェーズで
はこのトランジスタを遮断させ、且つ他方のＭＯＳトラ
ンジスタを導通させる。この他方のＭＯＳトランジスタ
は、バイポーラトランジスタを導通させるために供給電
位Ｖｃｃからの電流経路を形成する。クロック信号のプ
リチャージフェーズが終了すると、この電流経路が遮断
され且つ接地側のＭＯＳトランジスタが導通状態となっ
てバイポーラトランジスタのベースを放電させる。
【０００４】
【発明が解決しようとする課題】上記プリチャージ回路
は幾つかの欠点を有する。この回路によるバスのプリチ
ャージは、プリチャージ電圧がバイポーラトランジスタ
を遮断するか又は僅かに導通させるのに十分な供給電圧
Ｖｃｃに近付くと、通常停止される。このような状況で
は、プリチャージ時間は主にバスの容量値、及びバイポ
ーラトランジスタのベースに給電するためクロック信号
により駆動されるＭＯＳトランジスタのコンダクタンス
に依存する。電界効果トランジスタが製造条件に応じて
広い範囲の電流／電圧特性、即ち１：３と高い比率の特
性を有し得ることは周知である。その結果、従来のプリ
チャージ回路によると、プリチャージ電圧を調整できな
いことがあり、しかもバイポーラトランジスタのベース
の電流経路を導通させる電界効果トランジスタの特性が
広範囲であるため、クロック信号の長さによって電圧制
御することは有効とはなり得ない。
は幾つかの欠点を有する。この回路によるバスのプリチ
ャージは、プリチャージ電圧がバイポーラトランジスタ
を遮断するか又は僅かに導通させるのに十分な供給電圧
Ｖｃｃに近付くと、通常停止される。このような状況で
は、プリチャージ時間は主にバスの容量値、及びバイポ
ーラトランジスタのベースに給電するためクロック信号
により駆動されるＭＯＳトランジスタのコンダクタンス
に依存する。電界効果トランジスタが製造条件に応じて
広い範囲の電流／電圧特性、即ち１：３と高い比率の特
性を有し得ることは周知である。その結果、従来のプリ
チャージ回路によると、プリチャージ電圧を調整できな
いことがあり、しかもバイポーラトランジスタのベース
の電流経路を導通させる電界効果トランジスタの特性が
広範囲であるため、クロック信号の長さによって電圧制
御することは有効とはなり得ない。
【０００５】
【課題を解決するための手段】クロック信号によって駆
動されるバイポーラトランジスタを含むメモリバスのプ
リチャージ回路が提案されている。このバイポーラトラ
ンジスタのベースが、バスに接続されている閾値増幅器
の出力に接続されているゲートを有する相補型の２つの
電界効果トランジスタを介して両方の供給電位に接続さ
れている。本発明のプリチャージ回路は、クロック信号
のプリチャージフェーズの間、メモリバスのプリチャー
ジ電圧を所定電圧に調整することができる。
動されるバイポーラトランジスタを含むメモリバスのプ
リチャージ回路が提案されている。このバイポーラトラ
ンジスタのベースが、バスに接続されている閾値増幅器
の出力に接続されているゲートを有する相補型の２つの
電界効果トランジスタを介して両方の供給電位に接続さ
れている。本発明のプリチャージ回路は、クロック信号
のプリチャージフェーズの間、メモリバスのプリチャー
ジ電圧を所定電圧に調整することができる。
【０００６】
【実施例】添付図面に基づく以下の詳細な説明により、
本発明が更によく理解されよう。
本発明が更によく理解されよう。
【０００７】図１において、メモリバス１１のプリチャ
ージ回路１０はクロック信号φにより駆動されるバイポ
ーラトランジスタＱを含んでいる。プリチャージ回路１
０はＢｉＣＭＯＳ技術を使用している。ｎ−ＭＯＳトラ
ンジスタはＮで、ｐ−ＭＯＳトランジスタはＰで表す。 プリチャージ回路１０において、バイポーラトランジス
タＱのエミッタは点Ａでバス１１に接続され、コレクタ
は供給電位Ｖｃｃに接続されている。バイポーラトラン
ジスタのベースはプリチャージ回路１０の点Ｂを構成し
ている。クロック信号φが２つのトランジスタＮ１，Ｐ
１のゲートに与えられる。トランジスタＰ１のドレイン
は供給電位Ｖｃｃに接続され、ソースはトランジスタＰ
２を介して点Ｂに接続されている。トランジスタＮ１の
ソースはアースに、ドレインは点Ｂに接続されている。
ージ回路１０はクロック信号φにより駆動されるバイポ
ーラトランジスタＱを含んでいる。プリチャージ回路１
０はＢｉＣＭＯＳ技術を使用している。ｎ−ＭＯＳトラ
ンジスタはＮで、ｐ−ＭＯＳトランジスタはＰで表す。 プリチャージ回路１０において、バイポーラトランジス
タＱのエミッタは点Ａでバス１１に接続され、コレクタ
は供給電位Ｖｃｃに接続されている。バイポーラトラン
ジスタのベースはプリチャージ回路１０の点Ｂを構成し
ている。クロック信号φが２つのトランジスタＮ１，Ｐ
１のゲートに与えられる。トランジスタＰ１のドレイン
は供給電位Ｖｃｃに接続され、ソースはトランジスタＰ
２を介して点Ｂに接続されている。トランジスタＮ１の
ソースはアースに、ドレインは点Ｂに接続されている。
【０００８】本発明のバイポーラトランジスタＱのベー
スＢは、バス１１に接続された閾値増幅器１２の出力Ｃ
に接続されているゲートを有する２つのトランジスタＰ
２，Ｎ２を介して、供給電位Ｖｃｃとアースとにそれぞ
れ接続されている。換言すれば、トランジスタＰ１，Ｐ
２のドレイン−ソース導線は、バイポーラトランジスタ
ＱのベースＢと供給電位Ｖｃｃとの間に直列接続されて
おり、トランジスタＮ１，Ｎ２のドレイン−ソース導線
はバイポーラトランジスタＱのベースＢとアースとの間
に並列接続されている。閾値増幅器１２は２つのインバ
ータ１２ａ，１２ｂを含んでいる。インバータ１２ａの
入力はバス１１の点Ａに接続され且つ閾値Ｔａを有する
。インバータ１２ｂの入力はインバータ１２ａの出力に
接続され且つ閾値Ｔｂを有する。
スＢは、バス１１に接続された閾値増幅器１２の出力Ｃ
に接続されているゲートを有する２つのトランジスタＰ
２，Ｎ２を介して、供給電位Ｖｃｃとアースとにそれぞ
れ接続されている。換言すれば、トランジスタＰ１，Ｐ
２のドレイン−ソース導線は、バイポーラトランジスタ
ＱのベースＢと供給電位Ｖｃｃとの間に直列接続されて
おり、トランジスタＮ１，Ｎ２のドレイン−ソース導線
はバイポーラトランジスタＱのベースＢとアースとの間
に並列接続されている。閾値増幅器１２は２つのインバ
ータ１２ａ，１２ｂを含んでいる。インバータ１２ａの
入力はバス１１の点Ａに接続され且つ閾値Ｔａを有する
。インバータ１２ｂの入力はインバータ１２ａの出力に
接続され且つ閾値Ｔｂを有する。
【０００９】プリチャージ回路１０は更に、供給電位Ｖ
ｃｃとアースとの間に直列接続されているドレイン−ソ
ース導線を有する４つのトランジスタＮ３，Ｐ３，Ｎ４
，Ｐ４を含んでいる。トランジスタＰ３のソースは供給
電位Ｖｃｃに接続されており、ゲートはクロック信号φ
を受け取る。トランジスタＮ３のソースはアースに接続
されており、ゲートは相補のクロック信号φ＊を受け取
る。トランジスタＰ４，Ｎ４のドレインはバス１１の点
Ａに結合されている。これらのトランジスタのゲートは
共通であり且つ同様にバス１１の点Ａに結合されている
。その結果、トランジスタＮ４，Ｐ４はダイオードを構
成している。これらのトランジスタの電流／電圧特性曲
線は、それぞれ０ボルト，Ｖｃｃを原点とする共通の横
座標（電圧）に関する。これら２つのダイオードについ
ての２つの特性曲線は、横座標が点Ａの電圧を決定する
点で交差している。トランジスタＮ４，Ｐ４相互の寸法
は、バス１１の所望のプリチャージ電位Ｖｐを点Ａに与
えるように決定される。トランジスタＮ４，Ｐ４はこの
ようにして分極回路１３を形成している。
ｃｃとアースとの間に直列接続されているドレイン−ソ
ース導線を有する４つのトランジスタＮ３，Ｐ３，Ｎ４
，Ｐ４を含んでいる。トランジスタＰ３のソースは供給
電位Ｖｃｃに接続されており、ゲートはクロック信号φ
を受け取る。トランジスタＮ３のソースはアースに接続
されており、ゲートは相補のクロック信号φ＊を受け取
る。トランジスタＰ４，Ｎ４のドレインはバス１１の点
Ａに結合されている。これらのトランジスタのゲートは
共通であり且つ同様にバス１１の点Ａに結合されている
。その結果、トランジスタＮ４，Ｐ４はダイオードを構
成している。これらのトランジスタの電流／電圧特性曲
線は、それぞれ０ボルト，Ｖｃｃを原点とする共通の横
座標（電圧）に関する。これら２つのダイオードについ
ての２つの特性曲線は、横座標が点Ａの電圧を決定する
点で交差している。トランジスタＮ４，Ｐ４相互の寸法
は、バス１１の所望のプリチャージ電位Ｖｐを点Ａに与
えるように決定される。トランジスタＮ４，Ｐ４はこの
ようにして分極回路１３を形成している。
【００１０】クロック信号φ，φ＊及びプリチャージ回
路１０の点Ａ，Ｂ，Ｃでの信号の波形を例示する図２の
タイムチャートを参照して、プリチャージ回路１０の機
能を以下説明する。例示する実施例では、クロック信号
φはプリチャージフェーズφ１と実行フェーズ（読取り
又は書込みフェーズ）φ２とを含んでいる。プリチャー
ジフェーズφ１はｔ１の時点で開始する。ｔ１の時点の
前では、クロック信号φは論理状態１にある。論理状態
１は＋５ボルトの供給電位Ｖｃｃに相当すると考えられ
る。従って、プリチャージ回路１０にクロック信号φを
与えると、トランジスタＰ１，Ｐ３が遮断され且つトラ
ンジスタＮ１が導通状態となる。トランジスタＰ１を遮
断することにより、バイポーラトランジスタＱの導通が
妨げられる。トランジスタＮ１が導通状態にあれば、バ
イポーラトランジスタＱのベースに蓄積された電荷がア
ースに放電される。従って、点Ｂの電位は０ボルトであ
る。初期状態でのバス１１の点Ａでの電位は０ボルトで
あるとも考えられる。この電位は増幅器１２により点Ｃ
に伝達され、その結果トランジスタＮ２が遮断されて、
トランジスタＰ２が導通状態となる。しかしながらトラ
ンジスタＰ２は、Ｐ１が遮断されるために、電流を通す
ことができない。
路１０の点Ａ，Ｂ，Ｃでの信号の波形を例示する図２の
タイムチャートを参照して、プリチャージ回路１０の機
能を以下説明する。例示する実施例では、クロック信号
φはプリチャージフェーズφ１と実行フェーズ（読取り
又は書込みフェーズ）φ２とを含んでいる。プリチャー
ジフェーズφ１はｔ１の時点で開始する。ｔ１の時点の
前では、クロック信号φは論理状態１にある。論理状態
１は＋５ボルトの供給電位Ｖｃｃに相当すると考えられ
る。従って、プリチャージ回路１０にクロック信号φを
与えると、トランジスタＰ１，Ｐ３が遮断され且つトラ
ンジスタＮ１が導通状態となる。トランジスタＰ１を遮
断することにより、バイポーラトランジスタＱの導通が
妨げられる。トランジスタＮ１が導通状態にあれば、バ
イポーラトランジスタＱのベースに蓄積された電荷がア
ースに放電される。従って、点Ｂの電位は０ボルトであ
る。初期状態でのバス１１の点Ａでの電位は０ボルトで
あるとも考えられる。この電位は増幅器１２により点Ｃ
に伝達され、その結果トランジスタＮ２が遮断されて、
トランジスタＰ２が導通状態となる。しかしながらトラ
ンジスタＰ２は、Ｐ１が遮断されるために、電流を通す
ことができない。
【００１１】ｔ１の時点では、クロック信号φは、プリ
チャージフェーズφ１に相当する０の論理状態にある。 ｔ１の時点でプリチャージ回路１０にクロック信号φを
与えると、トランジスタＰ１，Ｐ３が導通状態となり且
つトランジスタＮ１が遮断状態となる。トランジスタＰ
１，Ｐ２を導通させ且つトランジスタＮ１，Ｎ２を遮断
させることにより、バイポーラトランジスタＱのベース
内に実質的な電流を流し込むことができる。バイポーラ
トランジスタＱのコンダクタンスが高いと、バス１１の
点Ａの電位が急速に高くなる。バス１１の所望のプリチ
ャージ電圧Ｖｐは２．５ボルトに等しいと考えられる。 このような状況では、増幅器１２のインバータ１２ａの
閾値Ｔａに、Ｖｐより僅かに小さい値、例えば２．３ボ
ルトを与えるのが有利である。インバータ１２ｂの閾値
Ｔｂは閾値Ｔａよリ高く、好ましくはＶｐに等しい。こ
のような状況では、点Ｃは０ボルトのままである。更に
はｔ１の時点では、トランジスタＰ３，Ｎ３は導通状態
となる。従って、トランジスタＰ３，Ｐ４内を流れる電
流はこのようにしてバス１１を充電させる。しかしなが
ら、これらのトランジスタを通じてのバスへの充電は、
トランジスタＱを通じての充電より実質的にゆっくりと
行われる。ｔ２の時点で、点Ａの電位は閾値Ｔａの２．
３ボルトに達する。この値では、インバータ１２ａの出
力は”０”の状態に戻る。従って、点Ｃの電位は＋５ボ
ルトに変わり、その結果トランジスタＰ２は遮断されて
、トランジスタＮ２が導通状態となる。従って、バイポ
ーラトランジスタＱの導通状態はｔ２の時点で突然遮断
される。分極回路１３はバス１１をゆっくりと充電し続
ける。ダイオードとして設けられたトランジスタＮ４，
Ｐ４の寸法は、点Ａの電圧が所望のプリチャージ電圧２
．５ボルトで安定化されるように決定される。バイポー
ラトランジスタＱの導通状態を突然停止させ得る寄生発
振も分極回路１３により妨げられる。従って点Ａの電位
は、ｔ２の時点の直後からｔ３の時点でプリチャージフ
ェーズが終了するまで、所望のプリチャージ電圧Ｖｐで
安定化される。このｔ３の時点で、クロック信号φの論
理状態１に相当する読取り又は書込みフェーズφ２が開
始される。このような状況では、トランジスタＰ１，Ｐ
３，Ｎ３は遮断されて、書込み又は読取りフェーズ中に
、バス１１に対応する論理状態に応じてバス１１の電荷
維持又は放電が実施され得る。
チャージフェーズφ１に相当する０の論理状態にある。 ｔ１の時点でプリチャージ回路１０にクロック信号φを
与えると、トランジスタＰ１，Ｐ３が導通状態となり且
つトランジスタＮ１が遮断状態となる。トランジスタＰ
１，Ｐ２を導通させ且つトランジスタＮ１，Ｎ２を遮断
させることにより、バイポーラトランジスタＱのベース
内に実質的な電流を流し込むことができる。バイポーラ
トランジスタＱのコンダクタンスが高いと、バス１１の
点Ａの電位が急速に高くなる。バス１１の所望のプリチ
ャージ電圧Ｖｐは２．５ボルトに等しいと考えられる。 このような状況では、増幅器１２のインバータ１２ａの
閾値Ｔａに、Ｖｐより僅かに小さい値、例えば２．３ボ
ルトを与えるのが有利である。インバータ１２ｂの閾値
Ｔｂは閾値Ｔａよリ高く、好ましくはＶｐに等しい。こ
のような状況では、点Ｃは０ボルトのままである。更に
はｔ１の時点では、トランジスタＰ３，Ｎ３は導通状態
となる。従って、トランジスタＰ３，Ｐ４内を流れる電
流はこのようにしてバス１１を充電させる。しかしなが
ら、これらのトランジスタを通じてのバスへの充電は、
トランジスタＱを通じての充電より実質的にゆっくりと
行われる。ｔ２の時点で、点Ａの電位は閾値Ｔａの２．
３ボルトに達する。この値では、インバータ１２ａの出
力は”０”の状態に戻る。従って、点Ｃの電位は＋５ボ
ルトに変わり、その結果トランジスタＰ２は遮断されて
、トランジスタＮ２が導通状態となる。従って、バイポ
ーラトランジスタＱの導通状態はｔ２の時点で突然遮断
される。分極回路１３はバス１１をゆっくりと充電し続
ける。ダイオードとして設けられたトランジスタＮ４，
Ｐ４の寸法は、点Ａの電圧が所望のプリチャージ電圧２
．５ボルトで安定化されるように決定される。バイポー
ラトランジスタＱの導通状態を突然停止させ得る寄生発
振も分極回路１３により妨げられる。従って点Ａの電位
は、ｔ２の時点の直後からｔ３の時点でプリチャージフ
ェーズが終了するまで、所望のプリチャージ電圧Ｖｐで
安定化される。このｔ３の時点で、クロック信号φの論
理状態１に相当する読取り又は書込みフェーズφ２が開
始される。このような状況では、トランジスタＰ１，Ｐ
３，Ｎ３は遮断されて、書込み又は読取りフェーズ中に
、バス１１に対応する論理状態に応じてバス１１の電荷
維持又は放電が実施され得る。
【００１２】時点ｔ２とｔ３との間でトランジスタＮ２
を導通させると、バイポーラトランジスタＱの遮断時中
にこのバイポーラトランジスタＱのベースから放電させ
ることができることに留意すべきである。従って、トラ
ンジスタＮ１はなくてもよい。このトランジスタが存在
するのは、単にプリチャージフェーズφ１以外で静電気
を放電させるためであり得る。更には、分極回路１３が
、分圧器Ｎ４，Ｐ４からなる前述したものとは異なる形
態を有し得ることは明白である。
を導通させると、バイポーラトランジスタＱの遮断時中
にこのバイポーラトランジスタＱのベースから放電させ
ることができることに留意すべきである。従って、トラ
ンジスタＮ１はなくてもよい。このトランジスタが存在
するのは、単にプリチャージフェーズφ１以外で静電気
を放電させるためであり得る。更には、分極回路１３が
、分圧器Ｎ４，Ｐ４からなる前述したものとは異なる形
態を有し得ることは明白である。
【００１３】トランジスタＮ２，Ｐ２のゲートが増幅器
１２の出力Ｃに接続されていることも重要である。例え
ばトランジスタＮ２のゲートが点Ａに接続されると、ｔ
１の時点から点Ａでの電位が次第に高くなり始め、トラ
ンジスタＮ２の導通性がますます高くなる。従って、ト
ランジスタＰ１，Ｐ２内を通る電流の割合が増すと、ア
ースの方に向けられ、その結果トランジスタＱの導通が
ますます小さくなる。その結果、プリチャージ時間ｔ２
−ｔ１が遥かに長くなる。この時間を短縮するには、他
の複雑な回路が必要である。本発明のプリチャージ装置
は、非常に単純であり、また非常に短いプリチャージ時
間が得られるという利点を提供する。
１２の出力Ｃに接続されていることも重要である。例え
ばトランジスタＮ２のゲートが点Ａに接続されると、ｔ
１の時点から点Ａでの電位が次第に高くなり始め、トラ
ンジスタＮ２の導通性がますます高くなる。従って、ト
ランジスタＰ１，Ｐ２内を通る電流の割合が増すと、ア
ースの方に向けられ、その結果トランジスタＱの導通が
ますます小さくなる。その結果、プリチャージ時間ｔ２
−ｔ１が遥かに長くなる。この時間を短縮するには、他
の複雑な回路が必要である。本発明のプリチャージ装置
は、非常に単純であり、また非常に短いプリチャージ時
間が得られるという利点を提供する。
【００１４】４つのトランジスタＮ３，Ｐ３，Ｎ４，Ｐ
４の存在が必要ないことに留意すべきである。これらの
トランジスタがなければ、閾値Ｔａは所望のプリチャー
ジ電圧Ｖｐに調整され得る。付加的なこれら４つのトラ
ンジスタは、プリチャージ回路１０の良好な機能安定性
及びプリチャージ電圧Ｖｐを確保するという利点を提供
する。
４の存在が必要ないことに留意すべきである。これらの
トランジスタがなければ、閾値Ｔａは所望のプリチャー
ジ電圧Ｖｐに調整され得る。付加的なこれら４つのトラ
ンジスタは、プリチャージ回路１０の良好な機能安定性
及びプリチャージ電圧Ｖｐを確保するという利点を提供
する。
【００１５】当業者はクレームに記載した如き本発明の
範囲を逸脱することなく、他の変形例を実現することが
できる。従って、以上の説明は、クレームに記載した事
項を除いて、本発明を限定するものではない。
範囲を逸脱することなく、他の変形例を実現することが
できる。従って、以上の説明は、クレームに記載した事
項を除いて、本発明を限定するものではない。
【図１】本発明のプリチャージ回路の概略図である。
【図２】図１に示すプリチャージ回路の機能を示す種々
の波形を示すタイムチャートである。
の波形を示すタイムチャートである。
１０ プリチャージ回路
１１ メモリバス
１２ 閾値増幅器
１２ａ，１２ｂ インバータ
１３ 分極回路
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｐ１，Ｐ２，Ｐ３，Ｐ４
ＭＯＳトランジスタ Ｑ バイポーラトランジスタ
ＭＯＳトランジスタ Ｑ バイポーラトランジスタ
Claims (8)
- 【請求項１】 メモリバスと共に用いられるプリチャ
ージ回路であって、クロック信号によって駆動されるバ
イポーラトランジスタを備えており、該バイポーラトラ
ンジスタのベースが、前記バスに接続されている閾値増
幅器の出力に接続されているゲートを有する相補型の２
つの電界効果トランジスタを介して２つの供給電位に接
続されていることを特徴とするメモリバスのプリチャー
ジ回路。 - 【請求項２】 前記閾値増幅器の閾値Ｔａが前記バス
の所望のプリチャージ電圧Ｖｐより僅かに小さいことを
特徴とする請求項１に記載の回路。 - 【請求項３】 前記クロック信号が第３の電界効果ト
ランジスタを活動化し、ドレイン−ソース導線が前記相
補型の２つの電界効果トランジスタのうちの一方の電界
効果トランジスタに直列接続されていることを特徴とす
る請求項１に記載の回路。 - 【請求項４】 前記クロック信号が第４の電界効果ト
ランジスタを導通させ、該トランジスタのドレイン−ソ
ース導線が前記相補型の２つの電界効果トランジスタの
うちの他方の電界効果トランジスタに並列接続されてい
ることを特徴とする請求項３に記載の回路。 - 【請求項５】 前記バスが、前記クロック信号により
制御され且つ該バスの所望のプリチャージ電圧Ｖｐに調
整されている分極回路に接続されていることを特徴とす
る請求項１に記載の回路。 - 【請求項６】 前記分極回路が、前記バスの所望のプ
リチャージ電圧Ｖｐに調整された分極電圧を供給する分
圧器を含んでいることを特徴とする請求項５に記載の回
路。 - 【請求項７】 前記分極回路がダイオードとして接続
された相補型の２つの電界効果トランジスタを含んでお
り、該トランジスタ寸法が、前記分極電圧を前記バスの
所望のプリチャージ電圧に調整するように相互に選択さ
れることを特徴とする請求項５に記載の回路。 - 【請求項８】 前記分極回路のダイオードとして接続
された前記２つのトランジスタが、クロック信号の直接
形態及び相補形態によりそれぞれ制御された相補型の２
つの電界効果トランジスタと共に、前記２つの供給電位
間に直列に接続されていることを特徴とする請求項７に
記載の回路。
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|---|---|---|---|---|
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| US5495191A (en) * | 1994-03-25 | 1996-02-27 | Sun Microsystems, Inc. | Single ended dynamic sense amplifier |
| US5629634A (en) * | 1995-08-21 | 1997-05-13 | International Business Machines Corporation | Low-power, tristate, off-chip driver circuit |
| KR100452176B1 (ko) * | 1995-11-30 | 2005-01-05 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 전류원-숏회로 |
| JP3210567B2 (ja) * | 1996-03-08 | 2001-09-17 | 株式会社東芝 | 半導体出力回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60125998A (ja) * | 1983-12-12 | 1985-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60163295A (ja) * | 1984-02-03 | 1985-08-26 | Hitachi Ltd | 半導体記憶装置 |
| JPS6369096A (ja) * | 1986-09-10 | 1988-03-29 | Sony Corp | プリチヤ−ジ回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4208730A (en) * | 1978-08-07 | 1980-06-17 | Rca Corporation | Precharge circuit for memory array |
| GB2070372B (en) * | 1980-01-31 | 1983-09-28 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| JPS5925423A (ja) * | 1982-08-04 | 1984-02-09 | Hitachi Ltd | 半導体装置 |
| JP2544343B2 (ja) * | 1985-02-07 | 1996-10-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4873673A (en) * | 1986-12-03 | 1989-10-10 | Hitachi, Ltd. | Driver circuit having a current mirror circuit |
| JPH0810556B2 (ja) * | 1986-04-17 | 1996-01-31 | 株式会社日立製作所 | 半導体メモリ回路 |
| US5058067A (en) * | 1990-06-06 | 1991-10-15 | National Semiconductor Corporation | Individual bit line recovery circuits |
| US5103113A (en) * | 1990-06-13 | 1992-04-07 | Texas Instruments Incorporated | Driving circuit for providing a voltage boasted over the power supply voltage source as a driving signal |
| US5070261A (en) * | 1990-12-04 | 1991-12-03 | Texas Instruments Incorporated | Apparatus and method for translating voltages |
-
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-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60125998A (ja) * | 1983-12-12 | 1985-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60163295A (ja) * | 1984-02-03 | 1985-08-26 | Hitachi Ltd | 半導体記憶装置 |
| JPS6369096A (ja) * | 1986-09-10 | 1988-03-29 | Sony Corp | プリチヤ−ジ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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