JPH0547178A - 高速センシング装置を具備した半導体メモリー装置 - Google Patents
高速センシング装置を具備した半導体メモリー装置Info
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Abstract
(57)【要約】
【目的】 半導体メモリー装置において、ビット線から
入出力線へデータが読み出されるときのビット線対間の
電位差の減少を抑制して、センシング速度を改善する。 【構成】 ビット線対の間に設置されたセンスアンプの
プルダウントランジスタに印加される電圧を増大してこ
のトランジスタの電流駆動能力を向上させ、ビット線と
入出力線が連結されるときに入出力線からビット線へ逆
流する電荷を迅速に放電できるようにし、ビット線対の
間の電位差がこれにより減少するのを抑制する。
入出力線へデータが読み出されるときのビット線対間の
電位差の減少を抑制して、センシング速度を改善する。 【構成】 ビット線対の間に設置されたセンスアンプの
プルダウントランジスタに印加される電圧を増大してこ
のトランジスタの電流駆動能力を向上させ、ビット線と
入出力線が連結されるときに入出力線からビット線へ逆
流する電荷を迅速に放電できるようにし、ビット線対の
間の電位差がこれにより減少するのを抑制する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置に関
するもので、特にＤＲＡＭ（ダイナミックランダムアク
セスメモリー）におけるビット線上の電圧をセンシング
（sensing ）して入出力線に出力する装置に関するもの
である。
するもので、特にＤＲＡＭ（ダイナミックランダムアク
セスメモリー）におけるビット線上の電圧をセンシング
（sensing ）して入出力線に出力する装置に関するもの
である。
【０００２】
【従来の技術】ＤＲＡＭでは、メモリーセルの情報がセ
ンスアンプによってビット線上に電圧の形態で示され、
この電圧はカラム（column）デコーダによって入出力線
に伝送される。１ビットの情報を表す一対のビット線間
の電位差はセンスアンプによって充分に増幅されるよう
になっている。メモリーセルから読出されたデータが入
出力線に伝送される過程においては、２回の電荷分配
（charge sharing）が行なわれる。１回目はワード線の
駆動によってメモリーセルに記憶された電荷がビット線
に伝送されるときであり、２回目はこのビット線の電荷
が入出力線に伝送されるときである。
ンスアンプによってビット線上に電圧の形態で示され、
この電圧はカラム（column）デコーダによって入出力線
に伝送される。１ビットの情報を表す一対のビット線間
の電位差はセンスアンプによって充分に増幅されるよう
になっている。メモリーセルから読出されたデータが入
出力線に伝送される過程においては、２回の電荷分配
（charge sharing）が行なわれる。１回目はワード線の
駆動によってメモリーセルに記憶された電荷がビット線
に伝送されるときであり、２回目はこのビット線の電荷
が入出力線に伝送されるときである。
【０００３】図１に示すＤＲＡＭのカラム系回路を参照
してその動作を説明する。φＥＱ（ビット線等化信号）
がディスエーブル（“ロウ”状態）された後にワード線
ＷＬ１が駆動すると、メモルーセルＭＣ１に記憶されて
いた電荷がビット線ＢＬに伝送される。このとき相補ビ
ット線ＢＬ′はダミーセル等による所定レベルの基準電
位となる。ゲートがビット線対ＢＬ、ＢＬ′に交差接続
（cross couple）された２個のＮＭＯＳトランジスタか
ら構成されたＮ形のセンスアンプ１２に印加されるＬＡ
Ｇ（センシングクロック）が“ハイ”状態にエネイブル
されると、センスアンプ１２によってビット線対ＢＬ、
ＢＬ′の間の電位差は増幅される。そして、ビット線対
ＢＬ、ＢＬ′の間の電位差が充分に増幅されると、ＣＳ
Ｌ（カラム選択信号）が“ハイ”状態にエネイブルされ
て、カラムゲートすなわち２個のＮＭＯＳトランジスタ
１５、１６がターンオンしビット線対ＢＬ、ＢＬ′と入
出力線対ＩＯ、ＩＯ′とが連結する。このようなセンシ
ング及び伝送過程で使用される信号又はクロックはメモ
リー装置の内部で作られるものである。
してその動作を説明する。φＥＱ（ビット線等化信号）
がディスエーブル（“ロウ”状態）された後にワード線
ＷＬ１が駆動すると、メモルーセルＭＣ１に記憶されて
いた電荷がビット線ＢＬに伝送される。このとき相補ビ
ット線ＢＬ′はダミーセル等による所定レベルの基準電
位となる。ゲートがビット線対ＢＬ、ＢＬ′に交差接続
（cross couple）された２個のＮＭＯＳトランジスタか
ら構成されたＮ形のセンスアンプ１２に印加されるＬＡ
Ｇ（センシングクロック）が“ハイ”状態にエネイブル
されると、センスアンプ１２によってビット線対ＢＬ、
ＢＬ′の間の電位差は増幅される。そして、ビット線対
ＢＬ、ＢＬ′の間の電位差が充分に増幅されると、ＣＳ
Ｌ（カラム選択信号）が“ハイ”状態にエネイブルされ
て、カラムゲートすなわち２個のＮＭＯＳトランジスタ
１５、１６がターンオンしビット線対ＢＬ、ＢＬ′と入
出力線対ＩＯ、ＩＯ′とが連結する。このようなセンシ
ング及び伝送過程で使用される信号又はクロックはメモ
リー装置の内部で作られるものである。
【０００４】図５の（Ａ）には前述のようなＬＡＧを発
生する従来の回路を図示した。図５の（Ａ）の従来のセ
ンシングクロック発生回路と図５の（Ｃ）の従来のセン
シングタイミング図を参照すると、ＲＡＳ（ロウアドレ
スストローブ信号）がエネイブルされた後に発生される
φＳ（ストローブクロック）が“ハイ”状態にエネイブ
ルされると、ＰＭＯＳトランジスタ２１がターンオンし
てＬＡＧが“ハイ”状態となる。すると、図１に示した
センスアンプ１２のプルダウン用ＮＭＯＳトランジスタ
１３がターンオンし、放電ノード１４から接地電圧Ｖｓ
ｓ端に電流が流れるので、センスアンプ１２が駆動す
る。これによってビット線対ＢＬ、ＢＬ′の間の電位差
が充分に増幅されると、図示しないカラムデコーダーか
ら出力されるφＹＥ（カラムゲートクロック）によって
図５の（Ｂ）に示したカラムゲート制御回路から発生す
るＣＳＬ（カラム選択信号）がエネイブル（“ハイ”状
態）され、これによりＮＭＯＳトランジスタ１５、１６
がターンオンしてビット線ＢＬ、ＢＬ′と入出力線Ｉ
Ｏ、ＩＯ′が連結され、ビット線ＢＬ、ＢＬ′の電圧は
各々入出力線Ｉ０、Ｉ０′に伝送される。
生する従来の回路を図示した。図５の（Ａ）の従来のセ
ンシングクロック発生回路と図５の（Ｃ）の従来のセン
シングタイミング図を参照すると、ＲＡＳ（ロウアドレ
スストローブ信号）がエネイブルされた後に発生される
φＳ（ストローブクロック）が“ハイ”状態にエネイブ
ルされると、ＰＭＯＳトランジスタ２１がターンオンし
てＬＡＧが“ハイ”状態となる。すると、図１に示した
センスアンプ１２のプルダウン用ＮＭＯＳトランジスタ
１３がターンオンし、放電ノード１４から接地電圧Ｖｓ
ｓ端に電流が流れるので、センスアンプ１２が駆動す
る。これによってビット線対ＢＬ、ＢＬ′の間の電位差
が充分に増幅されると、図示しないカラムデコーダーか
ら出力されるφＹＥ（カラムゲートクロック）によって
図５の（Ｂ）に示したカラムゲート制御回路から発生す
るＣＳＬ（カラム選択信号）がエネイブル（“ハイ”状
態）され、これによりＮＭＯＳトランジスタ１５、１６
がターンオンしてビット線ＢＬ、ＢＬ′と入出力線Ｉ
Ｏ、ＩＯ′が連結され、ビット線ＢＬ、ＢＬ′の電圧は
各々入出力線Ｉ０、Ｉ０′に伝送される。
【０００５】この時、ビット線と入出力線が連結された
瞬間に、図５の（Ｃ）の点線表示部分のように、ビット
線と入出力線の間の電荷分配に因ってビット線対の間の
電位差がΔＶＢＬに減少する。通常よく知られているよ
うに、この時点以前に入出力線は、Ｖｃｃ−Ｖｔｈにプ
リチャージされて等化された状態であるので、このよう
な現象が生じるものである。ビット線と入出力線が連結
される瞬間の電荷分配現象は不可避であるので、このよ
うなビット線対の電位差の減少が激しいと入出力線上の
データアクセス時間を遅延させる問題を招来する。その
上、高集積及び高速動作のＤＲＡＭにおいて、センシン
グ時間の遅延に因って所望の動作速度を具現することが
できない場合もある。
瞬間に、図５の（Ｃ）の点線表示部分のように、ビット
線と入出力線の間の電荷分配に因ってビット線対の間の
電位差がΔＶＢＬに減少する。通常よく知られているよ
うに、この時点以前に入出力線は、Ｖｃｃ−Ｖｔｈにプ
リチャージされて等化された状態であるので、このよう
な現象が生じるものである。ビット線と入出力線が連結
される瞬間の電荷分配現象は不可避であるので、このよ
うなビット線対の電位差の減少が激しいと入出力線上の
データアクセス時間を遅延させる問題を招来する。その
上、高集積及び高速動作のＤＲＡＭにおいて、センシン
グ時間の遅延に因って所望の動作速度を具現することが
できない場合もある。
【０００６】
【発明が解決しようとする課題】したがって本発明の目
的は、半導体メモリー装置において、上述のような電位
差の減少を抑制してセンシング速度を改善できる装置を
提供することにある。
的は、半導体メモリー装置において、上述のような電位
差の減少を抑制してセンシング速度を改善できる装置を
提供することにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明は、ビット線から入出線へデータが伝送
されるときに、所定の信号に従って動作して、センスア
ンプに接続されたプルダウントランジスタのゲートに印
加される電圧を増大させプルダウントランジスタの電流
駆動能力を向上させるようにした。
るために本発明は、ビット線から入出線へデータが伝送
されるときに、所定の信号に従って動作して、センスア
ンプに接続されたプルダウントランジスタのゲートに印
加される電圧を増大させプルダウントランジスタの電流
駆動能力を向上させるようにした。
【０００８】
【作用】以上のようにすることで、電流駆動能力が向上
したプルダウントランジスタによって、入出力線からビ
ット線へ逆流する電流を迅速に放電することができ、そ
の結果、ビット線と入出力線が連結されるときの電荷分
配によるビット線対の電位差の減少を抑制することがで
きる。したがって、データアクセス時間をより迅速にす
ることが可能となる。
したプルダウントランジスタによって、入出力線からビ
ット線へ逆流する電流を迅速に放電することができ、そ
の結果、ビット線と入出力線が連結されるときの電荷分
配によるビット線対の電位差の減少を抑制することがで
きる。したがって、データアクセス時間をより迅速にす
ることが可能となる。
【０００９】
【実施例】では、本発明を添付の図面を参照して詳細に
説明する。下記の説明における全体的なデータ伝送過程
は図１のカラム系回路を通じて行なわれており、ＣＳＬ
は図５の（Ｂ）のカラムゲート制御回路を通じて発生さ
れるものである。
説明する。下記の説明における全体的なデータ伝送過程
は図１のカラム系回路を通じて行なわれており、ＣＳＬ
は図５の（Ｂ）のカラムゲート制御回路を通じて発生さ
れるものである。
【００１０】本発明では上記目的を達成するために図２
のようなセンシングクロック発生回路を使用する。図２
を参照すると、本発明に係るセンシングクロック発生回
路は、第１信号すなわちφＳを入力とする第１ブースト
回路３０と、第２信号すなわちφＹＥを入力とする第２
ブースト回路４０と、メインドライバー６０とから構成
される。このメインドライバー６０は図５の（Ａ）に図
示した回路と同様であることが理解できる。
のようなセンシングクロック発生回路を使用する。図２
を参照すると、本発明に係るセンシングクロック発生回
路は、第１信号すなわちφＳを入力とする第１ブースト
回路３０と、第２信号すなわちφＹＥを入力とする第２
ブースト回路４０と、メインドライバー６０とから構成
される。このメインドライバー６０は図５の（Ａ）に図
示した回路と同様であることが理解できる。
【００１１】第１ブースト回路３０の構成を説明する
と、φＳはインバーター３１を通じて入力され、インバ
ーター３１の出力はＮＯＲゲート３２の一入力になる。
一方、ＮＯＲゲート３２のもう一方の入力はφＹＥとな
っている。ＮＯＲゲート３２の出力は第１キャパシター
３３の一電極に印加され、第１キャパシター３３のもう
一方の電極は、電源電圧Ｖｃｃ端と充電ノード５０との
間にチャネルが連結されたＮＭＯＳトランジスタ３５の
ゲートに接続されている。このＮＭＯＳトランジスタ３
５のゲートには負荷用ＮＭＯＳトランジスタ３４も接続
されている。
と、φＳはインバーター３１を通じて入力され、インバ
ーター３１の出力はＮＯＲゲート３２の一入力になる。
一方、ＮＯＲゲート３２のもう一方の入力はφＹＥとな
っている。ＮＯＲゲート３２の出力は第１キャパシター
３３の一電極に印加され、第１キャパシター３３のもう
一方の電極は、電源電圧Ｖｃｃ端と充電ノード５０との
間にチャネルが連結されたＮＭＯＳトランジスタ３５の
ゲートに接続されている。このＮＭＯＳトランジスタ３
５のゲートには負荷用ＮＭＯＳトランジスタ３４も接続
されている。
【００１２】第２ブースト回路４０の構成を説明する
と、２個のインバーター４１、４２を通過したφＹＥが
ＮＡＮＤゲート４３の一入力となり、ＮＡＮＤゲート４
３のもう一方の入力はφＳとなっている。このＮＡＮＤ
ゲート４３の出力はインバーター４４を通じて第２キャ
パシター４５の一電極に供給され、第２キャパシター４
５のもう一方の電極は充電ノード５０に接続されてい
る。充電ノード５０はメインドライバー６０のプルアッ
プ用ＰＭＯＳトランジスタ５１のソースに接続されてい
る。
と、２個のインバーター４１、４２を通過したφＹＥが
ＮＡＮＤゲート４３の一入力となり、ＮＡＮＤゲート４
３のもう一方の入力はφＳとなっている。このＮＡＮＤ
ゲート４３の出力はインバーター４４を通じて第２キャ
パシター４５の一電極に供給され、第２キャパシター４
５のもう一方の電極は充電ノード５０に接続されてい
る。充電ノード５０はメインドライバー６０のプルアッ
プ用ＰＭＯＳトランジスタ５１のソースに接続されてい
る。
【００１３】図２のセンシングクロック発生回路を使用
したセンシング動作を図３のタイミング図を参照して説
明する。図３をみると分かるように、φＳ及びφＹＥ
と、これらの状態に関係するＬＡＧの状態に特徴があ
る。
したセンシング動作を図３のタイミング図を参照して説
明する。図３をみると分かるように、φＳ及びφＹＥ
と、これらの状態に関係するＬＡＧの状態に特徴があ
る。
【００１４】φＳがエネイブルされる前、即ち時刻Ｔ
（φＳ）以前にはφＳとφＹＥがすべて“ロウ”状態
（φＹＥもディスエーブル状態）である。このとき、第
１ブースト回路３０でＮＯＲゲート３２の出力が“ロ
ウ”状態となるので、第１キャパシター３３はＮＭＯＳ
トランジスタ３５のゲートに“ロウ”状態の電圧を印加
する。これ以前、ＮＭＯＳトランジスタ３５のゲートは
負荷用ＮＭＯＳトランジスタ３４によってＶｃｃ−Ｖｔ
ｈ（ＶｔｈはＮＭＯＳトランジスタのしきい電圧）の電
位に維持されている状態である。したがって、ＮＭＯＳ
トランジスタ３５はターンオンしており、充電ノード５
０には、先ずＶｃｃ−２Ｖｔｈの電位が設定される。こ
のとき、ＰＭＯＳトランジスタ５１のゲートには“ハ
イ”状態の電圧が印加されておりターンオフの状態であ
る。
（φＳ）以前にはφＳとφＹＥがすべて“ロウ”状態
（φＹＥもディスエーブル状態）である。このとき、第
１ブースト回路３０でＮＯＲゲート３２の出力が“ロ
ウ”状態となるので、第１キャパシター３３はＮＭＯＳ
トランジスタ３５のゲートに“ロウ”状態の電圧を印加
する。これ以前、ＮＭＯＳトランジスタ３５のゲートは
負荷用ＮＭＯＳトランジスタ３４によってＶｃｃ−Ｖｔ
ｈ（ＶｔｈはＮＭＯＳトランジスタのしきい電圧）の電
位に維持されている状態である。したがって、ＮＭＯＳ
トランジスタ３５はターンオンしており、充電ノード５
０には、先ずＶｃｃ−２Ｖｔｈの電位が設定される。こ
のとき、ＰＭＯＳトランジスタ５１のゲートには“ハ
イ”状態の電圧が印加されておりターンオフの状態であ
る。
【００１５】一方、第２ブースト回路４０では、φＹＥ
が“ハイ”状態にエネイブルされる前はＮＡＮＤゲート
４３の出力が“ハイ”状態に維持される。これは第２キ
ャパシター４５が電荷ポンピング（charge pumping）動
作をすることができない状態である。したがって、充電
ノード５０は、φＹＥがエネイブルされる時刻Ｔ（φＹ
Ｅ）までは第１ブースト回路３０によってのみ充電され
るものである。
が“ハイ”状態にエネイブルされる前はＮＡＮＤゲート
４３の出力が“ハイ”状態に維持される。これは第２キ
ャパシター４５が電荷ポンピング（charge pumping）動
作をすることができない状態である。したがって、充電
ノード５０は、φＹＥがエネイブルされる時刻Ｔ（φＹ
Ｅ）までは第１ブースト回路３０によってのみ充電され
るものである。
【００１６】その後、φＳが“ハイ”状態にエネイブル
される時刻Ｔ（φＳ）になると、ＮＯＲゲート３２の出
力が“ハイ”状態になり、第１キャパシター３３による
電荷ポンピング動作によってＮＭＯＳトランジスタ３５
のゲートには電源電圧Ｖｃｃより高い電圧が印加され
て、充電ノード５０はＶｃｃ−２Ｖｔｈから電源電圧Ｖ
ｃｃレベル（full Ｖｃｃ）に充電される。そして、φ
Ｓが“ハイ”状態となることでメインドライバー６０の
ＰＭＯＳトランジスタ５１がターンオンして、充電ノー
ド５０の電圧は出力ノード６１に満たされる。すると、
ＬＡＧは電源電圧Ｖｃｃレベルである“ハイ”状態の信
号になって、図１のセンスアンプ１２のＮＭＯＳトラン
ジスタ１３をターンオンさせてセンシングノードＬＡ′
の電位を接地電位に降下させる。そして、センスアンプ
１２の駆動に因って、相補ビット線ＢＬ′（又はビット
線ＢＬ）の電位は接地電位へ降下する。さらにビット線
対ＢＬ、ＢＬ′の電位差が大きくなるように、Ｐ形セン
スアンプ１１がビット線ＢＬ（又は相補ビット線Ｂ
Ｌ′）の電位を電源電圧の方へ上昇させるリストア（re
store ）動作を遂行する。
される時刻Ｔ（φＳ）になると、ＮＯＲゲート３２の出
力が“ハイ”状態になり、第１キャパシター３３による
電荷ポンピング動作によってＮＭＯＳトランジスタ３５
のゲートには電源電圧Ｖｃｃより高い電圧が印加され
て、充電ノード５０はＶｃｃ−２Ｖｔｈから電源電圧Ｖ
ｃｃレベル（full Ｖｃｃ）に充電される。そして、φ
Ｓが“ハイ”状態となることでメインドライバー６０の
ＰＭＯＳトランジスタ５１がターンオンして、充電ノー
ド５０の電圧は出力ノード６１に満たされる。すると、
ＬＡＧは電源電圧Ｖｃｃレベルである“ハイ”状態の信
号になって、図１のセンスアンプ１２のＮＭＯＳトラン
ジスタ１３をターンオンさせてセンシングノードＬＡ′
の電位を接地電位に降下させる。そして、センスアンプ
１２の駆動に因って、相補ビット線ＢＬ′（又はビット
線ＢＬ）の電位は接地電位へ降下する。さらにビット線
対ＢＬ、ＢＬ′の電位差が大きくなるように、Ｐ形セン
スアンプ１１がビット線ＢＬ（又は相補ビット線Ｂ
Ｌ′）の電位を電源電圧の方へ上昇させるリストア（re
store ）動作を遂行する。
【００１７】その次に、時刻Ｔ（φＹＥ）で、φＹＥが
活性化されてＣＳＬが“ハイ”状態にエネイブルされる
と、カラムゲートがターンオンしてビット線ＢＬ、Ｂ
Ｌ′と入出力線Ｉ０、Ｉ０′が連結される。ＣＳＬは図
５の（Ｂ）のカラムゲート制御回路を通じて発生するの
は前述した通りである。そして、これと同時に“ハイ”
状態のφＹＧによって第２ブースト回路４０のＮＡＮＤ
ゲート４３の出力が“ロウ”状態となるので、第２キャ
パシター４５に“ハイ”状態のポンピングクロックを印
加する。すると、充電ノード５０の電位はＶｃｃ＋Ｖｔ
ｈ以上に上昇する。これによってＬＡＧの電位はさらに
上昇し、センスアンプ１２のプルダウン用ＮＭＯＳトラ
ンジスタ１３の電流駆動能力を向上させる。
活性化されてＣＳＬが“ハイ”状態にエネイブルされる
と、カラムゲートがターンオンしてビット線ＢＬ、Ｂ
Ｌ′と入出力線Ｉ０、Ｉ０′が連結される。ＣＳＬは図
５の（Ｂ）のカラムゲート制御回路を通じて発生するの
は前述した通りである。そして、これと同時に“ハイ”
状態のφＹＧによって第２ブースト回路４０のＮＡＮＤ
ゲート４３の出力が“ロウ”状態となるので、第２キャ
パシター４５に“ハイ”状態のポンピングクロックを印
加する。すると、充電ノード５０の電位はＶｃｃ＋Ｖｔ
ｈ以上に上昇する。これによってＬＡＧの電位はさらに
上昇し、センスアンプ１２のプルダウン用ＮＭＯＳトラ
ンジスタ１３の電流駆動能力を向上させる。
【００１８】入出力線ＩＯ、ＩＯ′は以前にＶｃｃ−Ｖ
ｔｎレベルにプリチャージして等化してあるので、ビッ
ト線ＢＬ、ＢＬ′と入出力線ＩＯ、ＩＯ′が連結される
時点で、入出力線ＩＯ、ＩＯ′上の電荷がビット線Ｂ
Ｌ、ＢＬ′に逆流する。しかし本発明では、ビット線Ｂ
Ｌ、ＢＬ′と入出力線ＩＯ、ＩＯ′が連結される時点
で、電位がより上昇したＬＡＧにより電流駆動能力が向
上したプルダウン用ＮＭＯＳトランジスタ１３によっ
て、逆流する電荷を迅速に放電ノード１４から放電する
ことができるので、このときのビット線対ＢＬ、ＢＬ′
の電位差ΔＶＢＬ′は図５の（Ｃ）に図示の従来のΔＶ
ＢＬより大きくなる。すなわち、ビット線ＢＬ、ＢＬ′
と入出力線ＩＯ、ＩＯ′の連結時のビット線対ＢＬ、Ｂ
Ｌ′の電位差の減少を抑制できる。このΔＶＢＬとΔＶ
ＢＬ′の比較結果を図４に示した。
ｔｎレベルにプリチャージして等化してあるので、ビッ
ト線ＢＬ、ＢＬ′と入出力線ＩＯ、ＩＯ′が連結される
時点で、入出力線ＩＯ、ＩＯ′上の電荷がビット線Ｂ
Ｌ、ＢＬ′に逆流する。しかし本発明では、ビット線Ｂ
Ｌ、ＢＬ′と入出力線ＩＯ、ＩＯ′が連結される時点
で、電位がより上昇したＬＡＧにより電流駆動能力が向
上したプルダウン用ＮＭＯＳトランジスタ１３によっ
て、逆流する電荷を迅速に放電ノード１４から放電する
ことができるので、このときのビット線対ＢＬ、ＢＬ′
の電位差ΔＶＢＬ′は図５の（Ｃ）に図示の従来のΔＶ
ＢＬより大きくなる。すなわち、ビット線ＢＬ、ＢＬ′
と入出力線ＩＯ、ＩＯ′の連結時のビット線対ＢＬ、Ｂ
Ｌ′の電位差の減少を抑制できる。このΔＶＢＬとΔＶ
ＢＬ′の比較結果を図４に示した。
【００１９】
【発明の効果】以上述べてきたように本発明は、ＤＲＡ
Ｍにおいて、ビット線と入出力線が連結されるときの電
荷分配によるビット線の電圧差の減少を抑制することに
よって、入出力線のセンシング速度を迅速にでき、デー
タアクセス速度を改善させる効果がある。
Ｍにおいて、ビット線と入出力線が連結されるときの電
荷分配によるビット線の電圧差の減少を抑制することに
よって、入出力線のセンシング速度を迅速にでき、デー
タアクセス速度を改善させる効果がある。
【図１】ＤＲＡＭにおけるカラム系の回路図
【図２】本発明に係るセンシングクロック発生回路の回
路図。
路図。
【図３】本発明による高速センシング装置を具備した半
導体メモリー装置におけるセンシング動作を示すタイミ
ング図。
導体メモリー装置におけるセンシング動作を示すタイミ
ング図。
【図４】本発明と従来技術でビット線と入出力線が連結
されるときの電圧を比較した電圧波形図。
されるときの電圧を比較した電圧波形図。
【図５】（Ａ）は従来のセンシングクロック発生回路を
示す回路図。 （Ｂ）は一般的に使用されるカラムゲート制御回路の一
例を示す回路図。 （Ｃ）は従来技術におけるセンシング動作を示すタイミ
ング図。
示す回路図。 （Ｂ）は一般的に使用されるカラムゲート制御回路の一
例を示す回路図。 （Ｃ）は従来技術におけるセンシング動作を示すタイミ
ング図。
１２ センスアンプ １３ プルダウン用ＮＭＯＳトランジスタ １４ 放電ノード １５ ＮＭＯＳトランジスタ（カラムゲート） １６ ＮＭＯＳトランジスタ（カラムゲート） ３０ 第１ブースト回路 ３１、４１、４２、４４ インバーター ３２ ＮＯＲゲート ３３ 第１キャパシター ３４ 負荷用ＮＭＯＳトランジスタ ３５、５２ ＮＭＯＳトランジスタ ４０ 第２ブースト回路 ４３ ＮＡＮＤゲート ４５ 第２キャパシター ５０ 充電ノード ５１ ＰＭＯＳトランジスタ ６０ メインドライバー φＳ ストローブクロック φＹＥ カラムゲートクロック ＲＡＳ ロウアドレスストローブ信号 ＬＡＧ センシングクロック ＣＳＬ カラム選択信号 ＬＡ、ＬＡ′ センシングノード ＢＬ、ＢＬ′ ビット線 ＩＯ、ＩＯ′ 入出力線
Claims (13)
- 【請求項１】 ビット線対と入出力線対との間に設置さ
れたカラムゲートを有する半導体メモリー装置におい
て、 ビット線対の間に設置され一つの放電ノードを有するセ
ンスアンプと、 センスアンプの放電ノードと接地電圧端との間に設置さ
れた電流通路及び電流通路を制御するプルダウントラン
ジスタと、 プルダウントランジスタのゲートに接続された出力ノー
ドと、 充電ノードと、 充電ノードと出力ノードとの間にチャネルが連結され第
１信号によって制御されるＰＭＯＳトランジスタと、 出力ノードと接地電圧端との間にチャネルが連結され第
１信号によって制御されるＮＭＯＳトランジスタと、 第１信号を入力としこの第１信号により動作する第１キ
ャパシターをもっており、充電ノードに接続された第１
ブースト回路と、 第２信号を入力としこの第２信号により動作する第２キ
ャパシターをもっており、充電ノードに接続された第２
ブースト回路と、 第２信号を入力としカラムゲートを制御する信号を発生
するカラムゲート制御回路と、 から構成される高速センシング装置を具備したことを特
徴とする半導体メモリー装置。 - 【請求項２】 第１信号がロウアドレスストローブ信号
に従う信号である請求項１記載の半導体メモリー装置。 - 【請求項３】 第２信号がカラムデコーダーから出力さ
れる信号である請求項１記載の半導体メモリー装置。 - 【請求項４】 第１ブースト回路が、第１信号を反転し
た信号及び第２信号を入力とし第１キャパシターの一電
極に出力端が接続されたＮＯＲゲートと、第１キャパシ
ターのもう一方の電極にゲートが接続され、電源電圧端
と充電ノードとの間にチャネルが連結された絶縁ゲート
電界効果トランジスタと、をさらに具備した請求項１記
載の半導体メモリー装置。 - 【請求項５】 第２ブースト回路が、第２信号及び第１
信号を入力とするＮＡＮＤゲートと、このＮＡＮＤゲー
トの出力を反転させて第２キャパシターの一電極に印加
するインバーターを具備しており、第２キャパシターの
もう一方の電極が充電ノードに接続されている請求項１
記載の半導体メモリー装置。 - 【請求項６】 カラムゲート制御回路が、第２信号及び
カラムアドレス信号を入力とするＮＡＮＤゲートと、こ
のＮＡＮＤゲートの出力を反転してカラムゲートに供給
するインバーターと、から構成される請求項１記載の半
導体メモリー装置。 - 【請求項７】 出力ノードと充電ノードの間にチャネル
が連結されたＰＭＯＳトランジスタのゲートに第１信号
を遅延して且つ反転した信号を印加し、出力ノードと接
地電圧端との間にチャネルが連結されたＮＭＯＳトラン
ジスタのゲートに第１信号を反転した信号を印加するよ
うにした請求項１記載の半導体メモリー装置。 - 【請求項８】 ビット線対の間にゲートが交差接続され
た２個のＮＭＯＳトランジスタから構成されたセンスア
ンプを有する半導体メモリー装置において、 ２個のＮＭＯＳトランジスタの間の放電ノードと接地電
圧端との間に設置された電流通路及びこの電流通路を制
御する制御電極を有するプルダウン手段と、 充電ノードと、 充電ノードと接地電圧端との間に設置され、第１信号に
従ってプルダウン手段を制御するメインドライバーと、 第１信号に従う第１キャパシターをもっており、充電ノ
ードを第１電圧レベルに充電する第１ブースト回路と、 第２信号に従う第２キャパシターをもっており、充電ノ
ードを第２電圧レベルに充電する第２ブースト回路と、
から構成される高速センシング装置を具備した半導体メ
モリー装置。 - 【請求項９】 充電ノードがメインドライバーの電源電
圧源になる請求項８記載の半導体メモリー装置。 - 【請求項１０】 メインドライバーが、充電ノードとプ
ルダウン手段の制御電極との間にチャネルが連結され、
第１信号を遅延し且つ反転した信号がゲートに印加され
たプルアップトランジスタと、前記制御電極と接地電圧
端との間にチャネルが連結され、第１信号を反転した信
号がゲートに印加されたプルダウントランジスタと、か
ら構成される請求項８又は９いずれか記載の半導体メモ
リー装置。 - 【請求項１１】 第１信号がロウアドレスストローブ信
号に従う信号である請求項８記載の半導体メモリー装
置。 - 【請求項１２】 第２信号がカラムデコーダーから出力
される信号である請求項８記載の半導体メモリー装置。 - 【請求項１３】 第２電圧レベルが第１電圧レベルより
高い請求項８記載の半導体メモリー装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR14097/1991 | 1991-08-14 | ||
| KR1019910014097A KR940004516B1 (ko) | 1991-08-14 | 1991-08-14 | 반도체 메모리의 고속 센싱장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547178A true JPH0547178A (ja) | 1993-02-26 |
| JPH07105142B2 JPH07105142B2 (ja) | 1995-11-13 |
Family
ID=19318641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3316255A Expired - Fee Related JPH07105142B2 (ja) | 1991-08-14 | 1991-11-29 | 高速センシング装置を具備した半導体メモリー装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5258956A (ja) |
| JP (1) | JPH07105142B2 (ja) |
| KR (1) | KR940004516B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502671A (en) * | 1994-08-31 | 1996-03-26 | Texas Instruments Incorporated | Apparatus and method for a semiconductor memory configuration-dependent output buffer supply circuit |
| KR100418582B1 (ko) * | 1996-06-29 | 2004-05-07 | 주식회사 하이닉스반도체 | 센스증폭기 |
| US5946204A (en) * | 1997-12-15 | 1999-08-31 | Pericom Semiconductor Corp. | Voltage booster with reduced Vpp current and self-timed control loop without pulse generator |
| KR100406539B1 (ko) * | 2001-12-24 | 2003-11-20 | 주식회사 하이닉스반도체 | 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한반도체 메모리 장치 및 그 방법 |
| JP2007096907A (ja) * | 2005-09-29 | 2007-04-12 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| KR100849074B1 (ko) * | 2007-09-10 | 2008-07-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR102112024B1 (ko) | 2014-04-14 | 2020-05-19 | 삼성전자주식회사 | 데이터 스토리지 시스템에서의 스트로브 신호 성형방법 및 그에 따른 스트로브 신호 성형장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152128A (en) * | 1976-06-14 | 1977-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Minute signal detection circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US71093A (en) * | 1867-11-19 | Improvement in threshing machines | ||
| EP0061289B1 (en) * | 1981-03-17 | 1988-07-27 | Hitachi, Ltd. | Dynamic type semiconductor monolithic memory |
| JP2548908B2 (ja) * | 1985-04-13 | 1996-10-30 | 富士通株式会社 | 昇圧回路 |
| KR930003158B1 (ko) * | 1986-08-26 | 1993-04-23 | 가부시끼가이샤 고이또 세이사꾸쇼 | 헤드 램프 클리너용 초광각 노즐 |
| US4980863A (en) * | 1987-03-31 | 1990-12-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having switching circuit for coupling together two pairs of bit lines |
-
1991
- 1991-08-14 KR KR1019910014097A patent/KR940004516B1/ko not_active IP Right Cessation
- 1991-10-15 US US07/775,560 patent/US5258956A/en not_active Expired - Lifetime
- 1991-11-29 JP JP3316255A patent/JPH07105142B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152128A (en) * | 1976-06-14 | 1977-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Minute signal detection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940004516B1 (ko) | 1994-05-25 |
| JPH07105142B2 (ja) | 1995-11-13 |
| KR930005023A (ko) | 1993-03-23 |
| US5258956A (en) | 1993-11-02 |
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