JP2801824B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2801824B2 JP2801824B2 JP4361244A JP36124492A JP2801824B2 JP 2801824 B2 JP2801824 B2 JP 2801824B2 JP 4361244 A JP4361244 A JP 4361244A JP 36124492 A JP36124492 A JP 36124492A JP 2801824 B2 JP2801824 B2 JP 2801824B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- circuit
- precharge
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路におけ
るバスの駆動方式に関するもので、特に、ダイナミック
型バスの低消費電力化の方法に使用されるものである。
るバスの駆動方式に関するもので、特に、ダイナミック
型バスの低消費電力化の方法に使用されるものである。
【０００２】
【従来の技術】従来、バス駆動方式としては、ダイナミ
ック方式及びスタティック方式の２種類がある。
ック方式及びスタティック方式の２種類がある。
【０００３】図５は、ダイナミック方式のバス駆動によ
る半導体集積回路を示している。図５において、バスＢ
ＵＳは、まず、トランジスタＰ１により、ＣＬＫ＝１の
タイミングで“Ｈ”レベルにプリチャ−ジされる。この
とき、トランジスタＮ５１〜Ｎ５ｎ及び入力部ＩＮは、
共に、ＣＬＫ信号によりカットオフされている。
る半導体集積回路を示している。図５において、バスＢ
ＵＳは、まず、トランジスタＰ１により、ＣＬＫ＝１の
タイミングで“Ｈ”レベルにプリチャ−ジされる。この
とき、トランジスタＮ５１〜Ｎ５ｎ及び入力部ＩＮは、
共に、ＣＬＫ信号によりカットオフされている。
【０００４】次に、ＣＬＫ＝０のタイミングで、トラン
ジスタＰ１がカットオフされ、バスＢＵＳは、“Ｈ”レ
ベルのままフロ−ティング状態となる。このとき、トラ
ンジスタＮ５１〜Ｎ５ｎは、制御回路Ｃ５１〜Ｃ５ｎに
よって動作又は非動作が選択されており、ＣＬＫ信号の
切り替わりと共に、０個又は１個以上のトランジスタＮ
５１〜Ｎ５ｎを動作させる。従って、トランジスタＮ５
１〜Ｎ５ｎの全てが非動作のとき、バスＢＵＳは“Ｈ”
レベルを保持し、トランジスタＮ５１〜Ｎ５ｎの少なく
とも一つが動作するとき、バスＢＵＳは“Ｌ”レベルに
変化する。
ジスタＰ１がカットオフされ、バスＢＵＳは、“Ｈ”レ
ベルのままフロ−ティング状態となる。このとき、トラ
ンジスタＮ５１〜Ｎ５ｎは、制御回路Ｃ５１〜Ｃ５ｎに
よって動作又は非動作が選択されており、ＣＬＫ信号の
切り替わりと共に、０個又は１個以上のトランジスタＮ
５１〜Ｎ５ｎを動作させる。従って、トランジスタＮ５
１〜Ｎ５ｎの全てが非動作のとき、バスＢＵＳは“Ｈ”
レベルを保持し、トランジスタＮ５１〜Ｎ５ｎの少なく
とも一つが動作するとき、バスＢＵＳは“Ｌ”レベルに
変化する。
【０００５】同じく、ＣＬＫ＝０のとき、入力部ＩＮの
ゲ−トが動作状態となる。従って、制御回路Ｃｋからの
制御信号に応じてバスの状態を読み取ることにより、デ
−タが転送される。
ゲ−トが動作状態となる。従って、制御回路Ｃｋからの
制御信号に応じてバスの状態を読み取ることにより、デ
−タが転送される。
【０００６】しかし、上記ダイナミック方式のバス駆動
では、ＣＬＫ信号のサイクルに応じて、随時、バスを
“Ｈ”レベルにプリチャ−ジしなければならない。この
ため、例えば０のデ−タを転送しようとする場合、バス
ＢＵＳの配線容量と、当該バスＢＵＳに繋がる負荷容量
の全てについて、充放電を繰り返し行わなければなら
ず、消費電力が大きくなる欠点がある。
では、ＣＬＫ信号のサイクルに応じて、随時、バスを
“Ｈ”レベルにプリチャ−ジしなければならない。この
ため、例えば０のデ−タを転送しようとする場合、バス
ＢＵＳの配線容量と、当該バスＢＵＳに繋がる負荷容量
の全てについて、充放電を繰り返し行わなければなら
ず、消費電力が大きくなる欠点がある。
【０００７】なお、この欠点は、近年、バスの本数の増
加、配線長の延長等により助長される傾向にある。ま
た、一般に、ＣＬＫ信号にはクロック信号が使用される
ため、その動作周波数に比例して消費電力が増大すると
いう欠点がある。
加、配線長の延長等により助長される傾向にある。ま
た、一般に、ＣＬＫ信号にはクロック信号が使用される
ため、その動作周波数に比例して消費電力が増大すると
いう欠点がある。
【０００８】図６は、スタティック方式のバス駆動によ
る半導体集積回路を示している。図６において、バスＢ
ＵＳは、制御回路Ｃ６１〜Ｃ６ｎと、当該制御回路Ｃ６
１〜Ｃ６ｎにより駆動されるＰチャネル型ＭＯＳＦＥＴ
とＮチャネル型ＭＯＳＦＥＴのトランジスタペアＮ６１
〜Ｎ６ｎによって、任意に“Ｈ”レベル又は“Ｌ”レベ
ルに駆動される。
る半導体集積回路を示している。図６において、バスＢ
ＵＳは、制御回路Ｃ６１〜Ｃ６ｎと、当該制御回路Ｃ６
１〜Ｃ６ｎにより駆動されるＰチャネル型ＭＯＳＦＥＴ
とＮチャネル型ＭＯＳＦＥＴのトランジスタペアＮ６１
〜Ｎ６ｎによって、任意に“Ｈ”レベル又は“Ｌ”レベ
ルに駆動される。
【０００９】このとき、入力部ＩＮにおいて、バスＢＵ
Ｓの状態が読み取られ、デ−タが転送される。それ以外
の場合、バスＢＵＳは、全てのトランジスタペアＮ６１
〜Ｎ６ｎから切り離され、フロ−ティング状態となる。
Ｓの状態が読み取られ、デ−タが転送される。それ以外
の場合、バスＢＵＳは、全てのトランジスタペアＮ６１
〜Ｎ６ｎから切り離され、フロ−ティング状態となる。
【００１０】しかし、上記スタティック方式のバス駆動
では、ダイナミック方式のバス駆動に比べて、バスのド
ライバ一個についてＰチャネル型ＭＯＳＦＥＴが一つ余
分に必要となる。このため、当該トランジスタペアを制
御する制御回路の構成や制御方法が複雑となり、また、
占有面積が増加するため、バスの本数の増加や高集積に
よる総負荷容量の増大等がダイナミック方式よりも顕著
になるという欠点がある。
では、ダイナミック方式のバス駆動に比べて、バスのド
ライバ一個についてＰチャネル型ＭＯＳＦＥＴが一つ余
分に必要となる。このため、当該トランジスタペアを制
御する制御回路の構成や制御方法が複雑となり、また、
占有面積が増加するため、バスの本数の増加や高集積に
よる総負荷容量の増大等がダイナミック方式よりも顕著
になるという欠点がある。
【００１１】
【発明が解決しようとする課題】このように、従来は、
バス駆動方式としてダイナミック方式及びスタティック
方式の２種類があったが、前者は、消費電流の増大等、
後者は、総負荷容量の増大等が生じる欠点がある。
バス駆動方式としてダイナミック方式及びスタティック
方式の２種類があったが、前者は、消費電流の増大等、
後者は、総負荷容量の増大等が生じる欠点がある。
【００１２】本発明は、上記欠点を解決すべくなされた
もので、その目的は、バスの低消費電力化と占有面積の
縮小による総負荷容量の低下を図ることである。
もので、その目的は、バスの低消費電力化と占有面積の
縮小による総負荷容量の低下を図ることである。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路装置は、配線と、前記配線
をプリチャ−ジし得るプリチャ−ジ手段と、前記プリチ
ャ−ジ手段がプリチャ−ジを行っていないタイミングで
前記配線をディスチャ−ジし得るディスチャ−ジ手段
と、二つのトランジスタにより構成され、各トランジス
タを別個に動作させることにより前記配線を高レベル又
は低レベルの電位に設定し得るドライブ手段と、前記デ
ィスチャ−ジ手段及び前記ドライブ手段のいずれかを選
択して駆動させるための制御信号を生成する生成手段
と、前記ディスチャ−ジ手段及び前記ドライブ手段のう
ちいずれが選択されたのかを検出する検出手段と、前記
検出手段からの信号により、前記プリチャ−ジ手段の動
作を制御し得る制御手段とを備えている。
め、本発明の半導体集積回路装置は、配線と、前記配線
をプリチャ−ジし得るプリチャ−ジ手段と、前記プリチ
ャ−ジ手段がプリチャ−ジを行っていないタイミングで
前記配線をディスチャ−ジし得るディスチャ−ジ手段
と、二つのトランジスタにより構成され、各トランジス
タを別個に動作させることにより前記配線を高レベル又
は低レベルの電位に設定し得るドライブ手段と、前記デ
ィスチャ−ジ手段及び前記ドライブ手段のいずれかを選
択して駆動させるための制御信号を生成する生成手段
と、前記ディスチャ−ジ手段及び前記ドライブ手段のう
ちいずれが選択されたのかを検出する検出手段と、前記
検出手段からの信号により、前記プリチャ−ジ手段の動
作を制御し得る制御手段とを備えている。
【００１４】また、前記半導体集積回路装置は、ＲＯ
Ｍ、ＲＡＭ、ＣＰＵ及びＩ／Ｏを含んでおり、前記ドラ
イブ手段は、前記配線と、前記ＲＯＭ、ＲＡＭ及びＣＰ
Ｕのようなデ−タ転送の主体となるものとの間に接続さ
れ、前記ディスチャ−ジ手段は、前記配線と前記Ｉ／Ｏ
との間に接続されている。
Ｍ、ＲＡＭ、ＣＰＵ及びＩ／Ｏを含んでおり、前記ドラ
イブ手段は、前記配線と、前記ＲＯＭ、ＲＡＭ及びＣＰ
Ｕのようなデ−タ転送の主体となるものとの間に接続さ
れ、前記ディスチャ−ジ手段は、前記配線と前記Ｉ／Ｏ
との間に接続されている。
【００１５】
【作用】上記構成によれば、プリチャ−ジ手段及びディ
スチャ−ジ手段からなるダイナミック方式によるバス駆
動に加えて、ドライブ手段からなるスタティック方式に
よるバス駆動を混在させている。そして、ダイナミック
方式及びスタティック方式の選択は、生成手段、検出手
段及び制御手段により行うことができ、本発明の回路を
実用的なものとしている。これにより、バス周辺で消費
される電流の削減及び占有面積の縮小を達成することが
できる。
スチャ−ジ手段からなるダイナミック方式によるバス駆
動に加えて、ドライブ手段からなるスタティック方式に
よるバス駆動を混在させている。そして、ダイナミック
方式及びスタティック方式の選択は、生成手段、検出手
段及び制御手段により行うことができ、本発明の回路を
実用的なものとしている。これにより、バス周辺で消費
される電流の削減及び占有面積の縮小を達成することが
できる。
【００１６】また、ＲＯＭ、ＲＡＭ及びＣＰＵのような
デ−タ転送の主体となるものをドライブ手段からなるス
タティック方式により駆動させ、Ｉ／Ｏをプリチャ−ジ
手段及びディスチャ−ジ手段からなるダイナミック方式
により駆動させることにより、消費電流の削減及び占有
面積の縮小を実効あらしめることが可能である。
デ−タ転送の主体となるものをドライブ手段からなるス
タティック方式により駆動させ、Ｉ／Ｏをプリチャ−ジ
手段及びディスチャ−ジ手段からなるダイナミック方式
により駆動させることにより、消費電流の削減及び占有
面積の縮小を実効あらしめることが可能である。
【００１７】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。図１は、本発明の一実施例
に係わる半導体集積回路装置を示している。図１におい
て、Ｐ１は、“Ｈ”レベル電源ＶＤＤとバスＢＵＳの間
に接続されるプリチャ−ジトランジスタであり、そのゲ
−トには制御信号が入力されている。Ｎｄは、“Ｌ”レ
ベル電源ＶＳＳとバスＢＵＳの間に接続されるディスチ
ャ−ジトランジスタであり、そのゲ−トには制御部Ｃｄ
が接続されている。
例について詳細に説明する。図１は、本発明の一実施例
に係わる半導体集積回路装置を示している。図１におい
て、Ｐ１は、“Ｈ”レベル電源ＶＤＤとバスＢＵＳの間
に接続されるプリチャ−ジトランジスタであり、そのゲ
−トには制御信号が入力されている。Ｎｄは、“Ｌ”レ
ベル電源ＶＳＳとバスＢＵＳの間に接続されるディスチ
ャ−ジトランジスタであり、そのゲ−トには制御部Ｃｄ
が接続されている。
【００１８】なお、プリチャ−ジトランジスタＰ１、デ
ィスチャ−ジトランジスタＮｄおよび制御部Ｃｄのみを
とってみると、ダイナミック方式のバス駆動そのものと
なっている。
ィスチャ−ジトランジスタＮｄおよび制御部Ｃｄのみを
とってみると、ダイナミック方式のバス駆動そのものと
なっている。
【００１９】さらに、本発明では、以下の構成要素を備
えている。Ｎｐは、プッシュプルドライブ回路であり、
Ｐチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴ
のトランジスタペアにより構成されている。プッシュプ
ルドライブ回路Ｎｐは、制御回路Ｃｐに接続され、当該
制御回路Ｃｐより制御されている。
えている。Ｎｐは、プッシュプルドライブ回路であり、
Ｐチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴ
のトランジスタペアにより構成されている。プッシュプ
ルドライブ回路Ｎｐは、制御回路Ｃｐに接続され、当該
制御回路Ｃｐより制御されている。
【００２０】なお、このプッシュプルドライブ回路Ｎｐ
のみをとってみると、スタティック方式のバス駆動その
ものとなっている。
のみをとってみると、スタティック方式のバス駆動その
ものとなっている。
【００２１】また、従来と同様に、バスＢＵＳには、入
力部ＩＮが接続され、制御回路Ｃｋからの制御信号に応
じてバスの状態を読み取ることにより、デ−タの転送が
行われる。
力部ＩＮが接続され、制御回路Ｃｋからの制御信号に応
じてバスの状態を読み取ることにより、デ−タの転送が
行われる。
【００２２】そして、本発明は、上記構成の回路を実効
あらしめるべく、さらに以下の構成要素を備えている。
Ｄ１は、検出回路であり、制御信号から、ディスチャ−
ジ用のトランジスタＮｄおよびプッシュプルドライブ回
路Ｎｐのいずれを動作させるのか、という情報を検出す
る役割を果たすものである。Ｃ１は、プリチャ−ジトラ
ンジスタの制御回路であり、上記検出回路Ｄ１の結果に
基づき当該プリチャ−ジトランジスタの動作／非動作を
制御する役割を果たすものである。
あらしめるべく、さらに以下の構成要素を備えている。
Ｄ１は、検出回路であり、制御信号から、ディスチャ−
ジ用のトランジスタＮｄおよびプッシュプルドライブ回
路Ｎｐのいずれを動作させるのか、という情報を検出す
る役割を果たすものである。Ｃ１は、プリチャ−ジトラ
ンジスタの制御回路であり、上記検出回路Ｄ１の結果に
基づき当該プリチャ−ジトランジスタの動作／非動作を
制御する役割を果たすものである。
【００２３】本発明のバス駆動方式について簡単に説明
すると、制御信号に従って制御回路Ｃｐ，Ｃｄが動作
し、そのちのいずれか一方の制御回路がバスＢＵＳの状
態を操作する。また、検出回路Ｄ１は、どの制御回路が
バスＢＵＳを駆動しているのかを検出する。なお、ダイ
ナミック方式で駆動されているのか、又はスタティック
方式で駆動されているのかを識別することは、容易にで
きる。この検出結果は、プリチャ−ジトランジスタの制
御回路Ｃ１に伝達される。そして、スタティック方式で
駆動されているとき、即ちプッシュプルドライブ回路Ｎ
ｐが駆動されているときは、プリチャ−ジトランジスタ
Ｐ１は非動作とする。一方、ダイナミック方式で駆動さ
れているとき、即ちディスチャ−ジトランジスタＮｄが
駆動されているときは、プリチャ−ジトランジスタＰ１
の動作／非動作を制御する。
すると、制御信号に従って制御回路Ｃｐ，Ｃｄが動作
し、そのちのいずれか一方の制御回路がバスＢＵＳの状
態を操作する。また、検出回路Ｄ１は、どの制御回路が
バスＢＵＳを駆動しているのかを検出する。なお、ダイ
ナミック方式で駆動されているのか、又はスタティック
方式で駆動されているのかを識別することは、容易にで
きる。この検出結果は、プリチャ−ジトランジスタの制
御回路Ｃ１に伝達される。そして、スタティック方式で
駆動されているとき、即ちプッシュプルドライブ回路Ｎ
ｐが駆動されているときは、プリチャ−ジトランジスタ
Ｐ１は非動作とする。一方、ダイナミック方式で駆動さ
れているとき、即ちディスチャ−ジトランジスタＮｄが
駆動されているときは、プリチャ−ジトランジスタＰ１
の動作／非動作を制御する。
【００２４】図２は、本発明を、ＣＰＵ、メモリ、周辺
Ｉ／Ｏを集積したマイクロプロセッサに適用した事例で
ある。
Ｉ／Ｏを集積したマイクロプロセッサに適用した事例で
ある。
【００２５】この事例では、ＲＯＭ、ＲＡＭ、ＣＰＵの
ように、デ−タ転送の主体となる部分をスタテック方式
のバス駆動とし、Ｉ／Ｏについてはダイナミック方式の
バス駆動としている。
ように、デ−タ転送の主体となる部分をスタテック方式
のバス駆動とし、Ｉ／Ｏについてはダイナミック方式の
バス駆動としている。
【００２６】そこで、本事例について、総負荷容量と消
費電流との関係を述べる。 Ａ． 総負荷容量Ｃ１ ＣBUS は、バスの配線容量、Ｃgateは、バスに繋がる入
力ゲ−トの総容量である。この二つの容量は、ダイナミ
ック方式又はスタティック方式というバス駆動方式に依
存しないため、両者を区別せず、まとめてＣBUS 、Ｃga
teとして表すことにする。
費電流との関係を述べる。 Ａ． 総負荷容量Ｃ１ ＣBUS は、バスの配線容量、Ｃgateは、バスに繋がる入
力ゲ−トの総容量である。この二つの容量は、ダイナミ
ック方式又はスタティック方式というバス駆動方式に依
存しないため、両者を区別せず、まとめてＣBUS 、Ｃga
teとして表すことにする。
【００２７】Ｃs1〜Ｃsmは、各々のプッシュプルドライ
バのドレイン容量、ＣIO1 〜ＣIOnは、各々のディスチ
ャ−ジトランジスタのドレイン容量をそれぞれ表してい
る。従って、このバスの総負荷容量Ｃｔは、 となる。
バのドレイン容量、ＣIO1 〜ＣIOnは、各々のディスチ
ャ−ジトランジスタのドレイン容量をそれぞれ表してい
る。従って、このバスの総負荷容量Ｃｔは、 となる。
【００２８】Ｂ． 消費電流 図２の装置がダイナミック動作する場合の総負荷容量Ｃ
D は、上記(1) 式から、ΣＣsx＝０として、 となる。
D は、上記(1) 式から、ΣＣsx＝０として、 となる。
【００２９】また、図２の装置がスタティック動作する
場合の総負荷容量ＣS は、上記(1)式から、ΣＣIOx ＝
０として、 となる。
場合の総負荷容量ＣS は、上記(1)式から、ΣＣIOx ＝
０として、 となる。
【００３０】ここで、本発明の装置がスタテック動作す
る場合の割合をα％、動作周波数をｆ［Ｈｚ］、電源電
圧をＶ［Ｖ］とし、さらに、バスの状態が０である確率
を１／２、そのバスが次のデ−タを転送するときの状態
も０である確率を１／２とすると、本発明の装置におけ
る消費電流Ｉi は、 となる。
る場合の割合をα％、動作周波数をｆ［Ｈｚ］、電源電
圧をＶ［Ｖ］とし、さらに、バスの状態が０である確率
を１／２、そのバスが次のデ−タを転送するときの状態
も０である確率を１／２とすると、本発明の装置におけ
る消費電流Ｉi は、 となる。
【００３１】一方、図５のような従来のダイナミック方
式の半導体集積回路装置における総負荷容量Ｃp は、 であり、従って、図５の装置における消費電流Ｉp は、 となる。
式の半導体集積回路装置における総負荷容量Ｃp は、 であり、従って、図５の装置における消費電流Ｉp は、 となる。
【００３２】本発明の装置の消費電流Ｉi と従来の装置
の消費電流Ｉp の差ΔＩ＝Ｉp −Ｉi を求めると、
（４）式および（６）式から、 となる。
の消費電流Ｉp の差ΔＩ＝Ｉp −Ｉi を求めると、
（４）式および（６）式から、 となる。
【００３３】なお、ΔＩの値が大きい程、消費電流の削
減によりマイクロプロセッサの低消費電力化に貢献でき
る。
減によりマイクロプロセッサの低消費電力化に貢献でき
る。
【００３４】式（７）によれば、 １． 一般にＣsx＞ＣIOx であるから、プッシュプル方
式の部分ｍ小さく、また、αが大きいこと ２． 総負荷容量に占めるＣBUS ＋Ｃgateの比率が大き
いこと がマイクロプロセッサの低消費電力化に貢献することが
わかる。
式の部分ｍ小さく、また、αが大きいこと ２． 総負荷容量に占めるＣBUS ＋Ｃgateの比率が大き
いこと がマイクロプロセッサの低消費電力化に貢献することが
わかる。
【００３５】ところで、図３（ａ）に示すように、バス
におけるデ−タ転送は、ＣＰＵ−ＲＯＭ間、又は、ＣＰ
Ｕ−ＲＡＭ間におけるものが大部分を占めており、数に
おいて圧倒的に多数のＩ／Ｏの使用率は低いことがわか
る。また、図３（ｂ）に示すように、装置の総負荷容量
は、バスの配線容量ＣBUS および入力ゲ−ト容量Ｃgate
によるものが大部分を占め、スタティック方式に伴う容
量、即ちプッシュプルドライバのドレイン容量の影響が
小さい。
におけるデ−タ転送は、ＣＰＵ−ＲＯＭ間、又は、ＣＰ
Ｕ−ＲＡＭ間におけるものが大部分を占めており、数に
おいて圧倒的に多数のＩ／Ｏの使用率は低いことがわか
る。また、図３（ｂ）に示すように、装置の総負荷容量
は、バスの配線容量ＣBUS および入力ゲ−ト容量Ｃgate
によるものが大部分を占め、スタティック方式に伴う容
量、即ちプッシュプルドライバのドレイン容量の影響が
小さい。
【００３６】そこで、数は少ないが使用頻度の高い、Ｒ
ＯＭ、ＲＡＭ、ＣＰＵのようなデ−タ転送の主体となる
部分のみをスタティック方式とすれば、上記１の要件
（ｍを小さくし、αを大きくする）を満たすことがで
き、上記２の要件（ＣBUS ＋Ｃgateの比率が高い）も同
時に満たされる。これにより、マイクロプロセッサの低
消費電力化に貢献することができる。
ＯＭ、ＲＡＭ、ＣＰＵのようなデ−タ転送の主体となる
部分のみをスタティック方式とすれば、上記１の要件
（ｍを小さくし、αを大きくする）を満たすことがで
き、上記２の要件（ＣBUS ＋Ｃgateの比率が高い）も同
時に満たされる。これにより、マイクロプロセッサの低
消費電力化に貢献することができる。
【００３７】なお、本発明では、上述するようなスタテ
ィック動作とダイナミック動作を混在させるために、プ
リチャ−ジトランジスタＰ１を制御する制御部を設けて
いる。そして、図４に示すように、通常、ＣＰＵがデ−
タ転送を行う場合、当該ＣＰＵからどのＩ／Ｏをアクセ
スするのか識別するための信号Ｑが出力される。従っ
て、この信号Ｑをアドレスデコ−ダＡＤによりデコ−ド
し、ダイナミック方式により駆動されるＩ／Ｏがアクセ
スされているかどうかを検出回路Ｄ１により検出すれ
ば、その結果に基づいて制御回路Ｃ１がプリチャ−ジト
ランジスタＮｐのオン／オフを制御する。なお、図４に
おいて、／φ１は、出力タイミング信号、φ２は、プリ
チャ−ジタイミング信号である。
ィック動作とダイナミック動作を混在させるために、プ
リチャ−ジトランジスタＰ１を制御する制御部を設けて
いる。そして、図４に示すように、通常、ＣＰＵがデ−
タ転送を行う場合、当該ＣＰＵからどのＩ／Ｏをアクセ
スするのか識別するための信号Ｑが出力される。従っ
て、この信号Ｑをアドレスデコ−ダＡＤによりデコ−ド
し、ダイナミック方式により駆動されるＩ／Ｏがアクセ
スされているかどうかを検出回路Ｄ１により検出すれ
ば、その結果に基づいて制御回路Ｃ１がプリチャ−ジト
ランジスタＮｐのオン／オフを制御する。なお、図４に
おいて、／φ１は、出力タイミング信号、φ２は、プリ
チャ−ジタイミング信号である。
【００３８】図４の構成によれば、アドレスデコ−ダＡ
Ｄのパタ−ン面積分が増加するが、当該デコ−ダはチッ
プ上に一つあれば足り、しかも、面積的には無視し得る
ほど小さいため問題ない。
Ｄのパタ−ン面積分が増加するが、当該デコ−ダはチッ
プ上に一つあれば足り、しかも、面積的には無視し得る
ほど小さいため問題ない。
【００３９】
【発明の効果】以上、説明したように、本発明の半導体
集積回路装置によれば、次のような効果を奏する。ダイ
ナミック方式によるバス駆動およびスタティック方式に
よるバス駆動を混在させた駆動方式により、バス周辺で
消費される電流の削減を達成することができる。即ち、 １． バスの不要な充放電を停止し、低消費電流化を達
成できる。 ２． スタティック方式のみのバス駆動に比べて占有面
積が減少する。 ３． スタティック方式による動作時には、ダイナミッ
ク方式の場合に比べて動作時間的に有利で、高速動作が
可能である。 ４． ダイナミック方式およびスタティック方式のドラ
イバを混在させているため、多様な設計資産を生かすこ
とができる。 ５． プロセス的には、従来と変わらず製作可能であ
る。
集積回路装置によれば、次のような効果を奏する。ダイ
ナミック方式によるバス駆動およびスタティック方式に
よるバス駆動を混在させた駆動方式により、バス周辺で
消費される電流の削減を達成することができる。即ち、 １． バスの不要な充放電を停止し、低消費電流化を達
成できる。 ２． スタティック方式のみのバス駆動に比べて占有面
積が減少する。 ３． スタティック方式による動作時には、ダイナミッ
ク方式の場合に比べて動作時間的に有利で、高速動作が
可能である。 ４． ダイナミック方式およびスタティック方式のドラ
イバを混在させているため、多様な設計資産を生かすこ
とができる。 ５． プロセス的には、従来と変わらず製作可能であ
る。
【図１】本発明の一実施例に係わる集積回路装置を示す
回路図。
回路図。
【図２】本発明の集積回路装置のマイクロプロセッサへ
の適用例を示す回路図。
の適用例を示す回路図。
【図３】デ−タバスの使用率、バスラインの容量比を示
す図。
す図。
【図４】本発明の主要制御部の構成を示す回路図。
【図５】従来の集積回路装置を示す回路図。
【図６】従来の集積回路装置を示す回路図。
ＢＵＳ …バス、 Ｐ１ …プリチャ−ジトランジスタ、 Ｃ１ …Ｐ１の制御回路、 Ｄ１ …検出回路、 Ｎｄ …ディスチャ−ジトランジスタ、 Ｃｄ …Ｎｄの制御部、 Ｎｐ …プッシュプルドライブ回路、 Ｃｐ …Ｎｐの制御回路、 ＩＮ …入力部、 Ｃｋ …入力部の制御回路、 ＡＤ …アドレスデコ−ダ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 3/00 H03K 19/00
Claims (4)
- 【請求項１】 バスと、前記バスへ頻繁にデータを出力
するメモリ回路又はＣＰＵを含む第１の回路と、前記バ
スへデータを出力する回数が前記第１の回路よりも少な
いＩ／Ｏを含む第２の回路と、前記バスをプリチャージ
し得るプリチャージ手段と、前記第２の回路と前記バス
との間に接続され、前記プリチャージ手段がプリチャー
ジを行っていないとき前記バスをディスチャージし得る
ディスチャージ手段と、前記第１の回路と前記バスとの
間に接続される二つのトランジスタから構成され、前記
二つのトランジスタを別個に動作させることにより前記
バスを高レベル又は低レベルの電位に設定し得るドライ
ブ手段と、前記ディスチャージ手段及び前記ドライブ手
段のいずれが駆動されているのかを検出し得る検出手段
と、前記検出手段からの信号に基づいて、少なくとも前
記ドライブ手段が駆動されているときは、前記プリチャ
ージ手段を非動作とする制御手段とを具備することを特
徴とする半導体集積回路装置。 - 【請求項２】 前記プリチャージ手段は、電源と前記バ
スの間に接続されるＰチャネル型ＭＯＳトランジスタか
ら構成されていることを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項３】 前記ディスチャージ手段は、接地点と前
記バスの間に接続されるＮチャネル型ＭＯＳトランジス
タから構成されていることを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項４】 前記ドライブ手段は、ソースが電源に接
続され、ドレインが前記バスに接続されるＰチャネル型
ＭＯＳトランジスタと、ソースが接地点に接続され、ド
レインが前記バスに接続されるＮチャネル型ＭＯＳトラ
ンジスタとから構成されていることを特徴とする請求項
１記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4361244A JP2801824B2 (ja) | 1992-12-28 | 1992-12-28 | 半導体集積回路装置 |
| US08/171,697 US5400284A (en) | 1992-12-28 | 1993-12-22 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4361244A JP2801824B2 (ja) | 1992-12-28 | 1992-12-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06202773A JPH06202773A (ja) | 1994-07-22 |
| JP2801824B2 true JP2801824B2 (ja) | 1998-09-21 |
Family
ID=18472788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4361244A Expired - Fee Related JP2801824B2 (ja) | 1992-12-28 | 1992-12-28 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5400284A (ja) |
| JP (1) | JP2801824B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633605A (en) * | 1995-05-24 | 1997-05-27 | International Business Machines Corporation | Dynamic bus with singular central precharge |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504743B2 (ja) * | 1985-03-18 | 1996-06-05 | 日本電気株式会社 | 半導体記憶装置 |
| JPH0681146B2 (ja) * | 1987-04-22 | 1994-10-12 | 日本電気株式会社 | デ−タバス回路 |
| US5200924A (en) * | 1989-03-30 | 1993-04-06 | Synergy Semiconductor Corporation | Bit line discharge and sense circuit |
| FR2656455B1 (fr) * | 1989-12-21 | 1992-03-13 | Bull Sa | Circuit de precharge d'un bus de memoire. |
-
1992
- 1992-12-28 JP JP4361244A patent/JP2801824B2/ja not_active Expired - Fee Related
-
1993
- 1993-12-22 US US08/171,697 patent/US5400284A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5400284A (en) | 1995-03-21 |
| JPH06202773A (ja) | 1994-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20050018464A1 (en) | High speed data bus | |
| US5777935A (en) | Memory device with fast write recovery and related write recovery method | |
| JPH0612632B2 (ja) | メモリ回路 | |
| JP3502330B2 (ja) | 出力回路 | |
| US5506522A (en) | Data input/output line sensing circuit of a semiconductor integrated circuit | |
| US5038056A (en) | Output circuit | |
| US7519850B2 (en) | Method and unit for buffer control | |
| US5148047A (en) | CMOS bus driver circuit with improved speed | |
| JP3672633B2 (ja) | 半導体メモリ装置 | |
| JP2801824B2 (ja) | 半導体集積回路装置 | |
| US5265256A (en) | Data processing system having a programmable mode for selecting operation at one of a plurality of power supply potentials | |
| JPH0766675B2 (ja) | プログラマブルｒｏｍ | |
| US6943589B2 (en) | Combination multiplexer and tristate driver circuit | |
| JP2900941B2 (ja) | 半導体装置 | |
| JP3297985B2 (ja) | シフトレジスタ | |
| US4649299A (en) | Strobe line driver circuit | |
| US5576636A (en) | Low power programmable logic arrays | |
| JP3513158B2 (ja) | 半導体集積回路装置 | |
| JPS63253425A (ja) | バスドライブ回路 | |
| US5555513A (en) | Data processing system having a compensation circuit for compensating for capacitive coupling on a bus | |
| JP2697635B2 (ja) | 半導体集積回路 | |
| EP0458362B1 (en) | Low power consumption precharge type programmable logic array (PLA) | |
| JP2793066B2 (ja) | データ転送用半導体回路 | |
| US6647500B1 (en) | System and method to generate a float voltage potential at output when first and second power supplies fail to supply power at the same time | |
| JP2697024B2 (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080710 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090710 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090710 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100710 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110710 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |