JPH0534759B2 - - Google Patents

Info

Publication number
JPH0534759B2
JPH0534759B2 JP61129036A JP12903686A JPH0534759B2 JP H0534759 B2 JPH0534759 B2 JP H0534759B2 JP 61129036 A JP61129036 A JP 61129036A JP 12903686 A JP12903686 A JP 12903686A JP H0534759 B2 JPH0534759 B2 JP H0534759B2
Authority
JP
Japan
Prior art keywords
transistor
source
coupled
signal
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61129036A
Other languages
English (en)
Other versions
JPS61280097A (ja
Inventor
Riin Shu Rii
Shiu Taiichin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPS61280097A publication Critical patent/JPS61280097A/ja
Publication of JPH0534759B2 publication Critical patent/JPH0534759B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Amplifiers (AREA)
  • Polysaccharides And Polysaccharide Derivatives (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明は一般にIC CMOSダイナミツクラン
ダムアクセスメモリ（DRAMS）に関し、より詳
細にはCMOS DRAM内の感知サイクルのタイミ
ングを制御するためのシステムに関する。
関連技術の説明 CMOS技術における最近の進歩はメモリ回路
の設計者がCMOS設計に固有の電力減少を実現
し一方で高密度を達成することを可能にしてき
た。しかしながら、高密度を可能にするためにメ
モリセルの大きさが減少するにつれて、アルフア
粒子に誘発されたアレイ内のソフトエラーの受け
やすさが増加する。PMOSサブストレート内に
形成されたＮウエル内に配置されたPMOSメモ
リセルを利用したCMOS DRAMはこのソフトエ
ラーの受けやすさを大いに減少する。
CMOS DRAMにおいて、デイジタルの情報は
容量性電荷の形で記憶セル内にストアされ、これ
は従来の外部手段によつてアドレスされ感知され
ることができる。記憶セル内の電荷の増分は、
PMOSおよびNMOS交差結合ラツチを含む、共
通の集積回路ダイスに組み入れられたCMOS感
知回路によつて感知される。CMOS感知増幅器
は感知増幅器の入力接続点に結合された右と左の
ビツトライン間に現われる差動信号電圧を感知す
る。この差動信号電圧は「ハイ」ビツトラインと
「ロー」ビツトラインの電圧レベル間の差である。
差動信号電圧の極性はストアされたビツトの値を
示す。感知動作のタイミングは対向するビツトラ
イン上の電荷の正確な比較のために臨界的であ
る。感知サイクル時間、すなわちメモリが所望の
ビツトにアドレスするのに必要とする時間は、差
動電圧信号が安定することを可能にし、差動信号
電圧を増幅することはメモリの合計読出アクセス
時間の重要な部分である。データをアクセスする
過程において、速さと正確さは本質的なかつ競争
する要因である。正確さを犠牲にすることなしに
メモリアクセス速度を最高にするために設計の兼
ね合いが必要である。
CMOS感知増幅器を利用したCMOS DRAMS
の設計は以下の文書によつて提案されている。
Chwang等、『70ns高密度CMOS PRAM』IEEE
International Solid State Conference
Proceedings、22383、56ページ、カワモト等、
『256K／1Mb DRAMS−−』、1984、IEEE
International Solid State Circuits Conference
Proceedings、1984年２月24日、276から277ペー
ジ、およびKung等『CMOS技術におけるサブ
−100ns 56K DRAM』1984、IEEE
International Solid States Circuits
Conference Proceedings、1984年２月24日、278
から279ページ。
一般に、これらの参考文献の各々に記された感
知サイクルは以下のステツプを含む。
(a) ビツトラインがVcc／２までプリチヤージさ
れるステツプ、ここでVccは外部電圧供給レベ
ルである。
(b) ハイのビツトラインを感知増幅器のPMOS
交差結合ラツチによつてVccまで引くことによ
つてビツトが感知されるステツプ。
(c) ローのビツトラインをNMOS交差結合ラツ
チで接地へ引くことによつてラインが積極的に
回復されるステツプ。
感知動作とそれに続く回復動作を含む感知増幅
段階を有するこれらの感知サイクルはいくつかの
固有の不利益を有する。第１に、CMOS感知増
幅器のPMOSの半分だけが感知を行なつている
のでアクセス時間が増加する。第２に、ドツトラ
インと相補的なビツトラインの均一でないキヤパ
シタンスが、後に続くハイのビツトラインとロー
のビツトラインそれぞれの、PMOSのプルアツ
プとNMOSのプルダウンの間に信号が失われる
ことを引き起こす。たとえば、所定のビツトライ
ンのキヤパシタンスが他方のビツトラインのキヤ
パシタンスよりも実質的に小さい場合には、所定
のビツトラインはビツトライン間に現われた差動
信号電圧の極性にかかわりなくPMOSプルアツ
プ動作の間に引き上げられるであろう。
感知サイクルの臨界的な局面は、記憶セルとビ
ツトラインとの間の電荷転送の始まりと、差動信
号電圧を増幅するための感知増幅器へのソース電
流の印加との間の時間遅延の制御である。
電荷の転送は記憶セルとトランスフアゲートの
RC時定数によつて特徴づけられ、このため、差
動信号電圧の大きさの増加もまたこの定数によつ
て特徴づけられる。感知エラーを避けるために
は、差動信号電圧がその最大値に近づくまで感知
増幅段階を始めないことが肝要である。
多くの既存のシステムにおいて、電荷転送トリ
ガおよび感知増幅器クロツク信号は差動信号電圧
が安定するのを可能にするために、固定された遅
延でクロツク動作される。この型のシステムは、
広い範囲の製造工程パラメータおよび動作条件に
わたつて機能性を確実にするため、速度について
は最適化することができない。このような回路設
計は最良の工程パラメータを備えた回路で獲得可
能な最高速度と比較して遅いメモリをもたらす結
果となる。
感知動作の別の臨界的な局面はソース電流が感
知増幅器に与えられる速さの制御である。もしこ
のソース電流があまり速く増加すると、信号はソ
ース電極とビツトライン間の寄生容量性結合のた
めに失われ得る。
典型的なシステムは、ゲートがデイジタルゲー
ト信号によつて活性化されたときに線形の抵抗器
として働くように調整されたトランジスタを利用
して感知増幅器のソース電流の増加の速度を制御
する。最良の場合でも、これらのシステムによつ
て達成されるダイナミツク特性は最良のダイナミ
ツク特性の断片的な線状の近似のみである。
上で述べられたように、ビツトラインのキヤパ
シタンス間の差は独立したプルアツプまたはプル
ダウン動作の間に信号の損失を引き起こし得る。
多くのシステムにおいて、ビツトラインの容量は
実質的に等しいが、しかしながら、感知サイクル
の間にビツトラインのうちの選択された一方はメ
モリセルに結合され、そのため選択されたビツト
ラインの合成キヤパシタンスはCBL＋CSTまで増加
する。ビツトラインの他方は感知サイクルの間ダ
ミーメモリセルに結合されるかまたは隔離された
ままであるのでその合計キヤパシタンスはＣBLま
たはCBL＋CDのいずれかである。このため、感知
サイクルの間他方のビツトラインが隔離されたま
まであるかまたはCDがCSTに等しくないならば、
CSTに結合された所定のビツトラインの合計キヤ
パシタンスは他方のビツトラインの合計キヤパシ
タンスと等しくない。したがつて、非同時のプル
アツプおよびプルダウンサイクルを利用する感知
システムはこれらの型のシステムに信号の損失を
引き起こし得る。
したがつて、CMOS DRAMの速度と正確さを
改良するために、速度を劣化することなく正確さ
を改良するためにソースシーケンスを初期化し、
信号の損失を防ぐためにソース電流が感知増幅器
に与えられる速度を制御し、かつストアされたビ
ツトを感知するためにPMOSおよびNMOS交差
結合ラツチを同時にクロツク動作させるためのシ
ステムが必要である。
発明の要約 この発明は正確さを劣化させることなしに速度
を増すために感知サイクルの感知増幅段階のダイ
ナミツクスを制御するCMOS感知増幅器クロツ
キングシステムである。CMOS感知増幅器は、
ソース電流がラツチのソース接続点に加えられた
ときにハイのビツトラインをVccまで引くための
プルアツプラツチと、ソース電流がラツチのソー
ス接続点から下がつたときにローのビツトライン
を接地に引くためのプルダウンラツチとを含む。
感知サイクルは記憶セルと選択されたビツトラ
インに結合することにより始められる差動電圧信
号発生段階を含む。電荷が記憶セルと選択された
ビツトラインの間を転送されるにつれて差動電圧
の大きさは限定された速度で増加する。十分な時
間が与えられれば、信号の値はCBL、CSTおよびビ
ツトラインと記憶セル上の電圧レベルによつて決
定される信号の値は最大値Δに達する。信号発生
段階の間、感知増幅器のソース接続点はプリチヤ
ージレベルでバイアスされる。
感知サイクルの感知増幅段階は信号発生段階の
初期化の後いくらかの時間間隔をおいて、感知増
幅器のソース接続点の電圧レベルをプリチヤージ
レベルから変えることによつて始められる。
この発明では、感知増幅段階は差動電圧信号の
振幅がΔの選択されたパーセンテージ、たとえば
90％に等しい第１の予め定められたレベルに達し
たときに初期化される。
選択されたパーセンテージは速度（これは信号
振幅が完全な値Δに到達するのを待つことにより
減少する）と正確さ（これは信号振幅がΔに近づ
くことを可能にすることによつて増加する）の間
の所望の兼ね合いを表わす。
感知増幅段階の第１の段階の間に、ソース接続
点での電圧がプリチヤージの値から変化するの
で、回路のパラメータ間の不適合のために、差動
電圧信号の振幅が減少し始めるかもしれない。信
号はこの第１段階の間非常に不安定で失われやす
い。
この発明の一局面に従えば、ソース接続点とビ
ツトライン間の寄生容量性結合のための信号損失
を防ぐために、感知増幅速度はこの第１段階の間
に制御される。
この発明の別の局面に従えば、ソース接続点の
電流は、感知増幅器の入力の不均一な容量性付加
のための信号損失を防ぐために、この第１段階の
間に等化される。
差動電圧信号の振幅が少なくとも第２の予め定
められた値に増幅されると、信号は安定し感知増
幅段階の第２の段階が始まる。
この発明の別の局面に従えば、この第２の予め
定められた値は検出され、ソース接続点の電流は
増加して、感知増幅速度を増加し感知サイクルの
持続期間を減少する。
この発明のさらに別の局面に従えば、感知増幅
速度は差動電圧信号の振幅が第３の予め定められ
たレベルまで増幅されたときさらに増加して完全
な出力の値まで迅速に信号をラツチする。
好ましい実施例では、各ソース接続点でのソー
ス電流は並列接続された第１、第２および第３の
ソース電流トランジスタによつて制御される。ク
ロツキング回路が各トランジスタのゲート信号を
制御する。
クロツキング回路は差動電圧信号の振幅が第１
の予め定められたレベルに到達するときにトラツ
キング出力信号をクロツク動作するためのトラツ
キング回路を含む。
トラツキング回路は信号の振幅が第１の予め定
められた値に到達するときを決定するためにビツ
トラインとトランスフアゲートの回路特性に競合
する回路要素を利用する。
この競合技術は広い範囲の温度と製作工程パラ
メータの変化にわたつて信頼できる動作と最適の
働きを提供する。
トラツキング回路出力信号は出力が第１のソー
ス電流トランジスタのゲートに結合された第１の
従属クロツクをトリガする。第１の従属クロツク
出力の大きさは、ソース接続点の１つを選択され
たバイアス電圧レベルにバイアスするように制御
される。この選択されたレベルは信号損失を防ぐ
ために増幅速度を制御する。
トラツキング回路はまた電流ミラー技術を利用
して第１の段階の間にソース接続点の電流を等化
する。
第２の従属クロツクは第１の従属クロツクから
の出力信号を受取り、差動電圧信号が第２の予め
定められたレベルまで増幅されたときに第２の従
属クロツク出力信号をクロツク動作させる。第２
の従属クロツク出力信号は第２のソース電流トラ
ンジスタのゲートに結合される。これらのトラン
ジスタは出力信号がクロツクされてソース接続点
の電流を増加させ感知増幅速度を増加させるとき
に導通する。
第２の従属クロツクは第１のソース電流トラン
ジスタと感知増幅器内のトランジスタに競合する
回路を利用し差動電圧信号の振幅が第２の予め定
められた値に増幅されるときを決定する。
第３の従属クロツクは第２の従属クロツクから
の出力信号を受取り、第２の従属クロツク出力信
号のクロツク動作から固定された時間遅延の後、
第３の従属クロツク出力信号をクロツク動作させ
る。
第３の従属クロツク出力信号は第３のソース電
流トランジスタのゲートに結合される。これらの
トランジスタは出力信号がクロツク動作されてさ
らに感知増幅速度を増加させるときに導通する。
したがつて、この発明は正確さを犠牲にするこ
となく高速度を提供するために感知サイクルの感
知増幅段階のダイナミクスを制御するクロツキン
グシステムである。
好ましい実施例の説明 この発明はCMOS感知増幅器のPMOSおよび
NMOS交差結合ラツチを介してストアされたビ
ツトを同時に感知するためのCMOS DRAM内の
感知サイクルをクロツク動作させるシステムであ
る。
第１図はこの発明の好ましい実施例の概略図で
ある。第１図を参照すると、CMOS感知増幅器
１０はPMOS交差結合ラツチ１２およびNMOS
交差結合ラツチ１４を含む。PMOS交差結合ラ
ツチ１２は第１の第２の交差結合PMOSトラン
ジスタ１６および１８を含み、それらのソース端
子はPMOSソース接続点２０に結合されている。
NMOS交差結合ラツチ１４は第１と第２の交差
結合NMOSトランジスタ２２および２４を含み、
それらのソース端子はNMOSソース接続点２６
に結合されている。第１のPMOSおよびNMOS
トランジスタ１６および２２のドレインは第１の
入力接続点２８に結合されている。同様に、第２
のPMOSおよびNMOSトランジスタ１８および
２４のドレインは第２の入力接続点３０に結合さ
れている。第１の入力接続点２８は左のビツトラ
イン３２に結合され、第２の入力接続点３０は右
のビツトライン３４に結合されている。
記憶接続点３７を含む左側の記憶セル３６と、
記憶接続点３９を含む右側の記憶セル３８はそれ
ぞれ左のビツトライン３２と右のビツトライン３
４に結合されている。複数個のビツトセルが各ビ
ツトラインに結合され、その各々はワードライン
または行アドレス選択信号（左のビツトのライン
のためのWLLおよび右のビツトラインのための
WLRによつてアクセスされ、これはトランスフ
アゲート４０，４２を切換える。トランスフアゲ
ート４０，４２がオンのときは、記憶キヤパシタ
４４，４６がそれぞれのビツトライン３２，３４
に電気的に結合され、そろため記憶接続点３７，
３９上の電荷はビツトライン３２，３４上で感知
され得る。各ビツトライン３２，３４はビツトラ
イン３２，３４とサブストレートとの間に固有の
キヤパシタンスを有する。この固有のキヤパシタ
ンスは、ビツトラインの固有の抵抗とともに、特
性RC時定数のもとになる。ビツトラインのRC遅
延は、回路、特に非常に密なキヤパシタンス記憶
回路において重要なパラメータである。
各ビツトラインにはダミー記憶セル４８，５１
がそれぞれ結合されている。各ダミー記憶セルは
ダミートランスフアゲート５０および５２を含
む。ダミー記憶セルの機能は以下で説明される。
PMOSソース接続点２０は第１、第２および
第３のPMOSソース電流供給トランジスタ５４，
５６および５８のドレイン端子に結合されてい
る。これらのPMOSトランジスタ５４，５６お
よび５８の各々のソース端子は外部の電源のVcc
端子６０に結合されている。NMOSソース接続
点２６は第１、第２および第３のNMOSソース
電流シンクトランジスタ６２，６４および６６の
ドレインに結合されている。NMOSトランジス
タ６２，６４および６６の各々のソースには外部
の電源の接地端子６８に結合されている。
ソースクロツク回路７０は左のダミーワードラ
イン７４または右のダミーワードライン７６を介
するダミーワードライン信号のいずれかに応答す
るトラツキング回路７２を含み、ダミーワードラ
イン７４，７６はまたそれぞれのダミーセルトラ
ンスフアゲート５０，５２のゲート電極に結合さ
れている。トラツキング回路の出力は第１の出力
信号特性を有する第１の従属クロツク７４に結合
されている。第１の従属クロツクは第２および第
１の従属出力信号φS1およびφS1をそれぞれ発生
する。第１および第２の従属クロツク出力信号は
それぞれ第１のPMOS電流供給トランジスタ５
４および第１のNMOSソース電流シンクトラン
ジスタ６２のゲートに結合される。加えて、これ
らの第１の従属出力信号は第２の従属クロツク７
６に結合される。第２の従属クロツク７６は第１
および第２の従属クロツク出力信号φS2およびφS
２をそれぞれ発生する。これらの第２および第１
の従属クロツク出力信号はそれぞれ第２の
PMOSソース電流供給トランジスタ５６および
第２のNMOSソース電流シンクトランジスタ６
４のゲートに結合される。加えて、第２の従属ク
ロツク出力信号は第２および第１の従属クロツク
７８に結合される。第３の従属クロツク７８は第
２および第１の従属クロツク出力信号φS3および
φS3をそれぞれ発生する。これらの第３の従属ク
ロツク出力信号はそれぞれ、第３のPMOS電流
ソース供給トランジスタ５８および第３の
NMOS電流ソースシンクトランジスタ６６のゲ
ートに与えられる。
第２Ａ図および第２Ｂ図はそれぞれビツトライ
ン３２および３４ならびにソース電流接続点２０
および２６をプリチヤージするための回路の図で
ある。まず第２Ａ図を参照すると、このシステム
は左と右のビツトライン３２および３４を制御可
能に結合するための第１のPMOS結合トランジ
スタ８０を含む。加えて、第１および第２の
NMOSバイアストランジスタ８２および８４が
左と右のビツトライン３２および３４をVBLE入力
８６に結合する。第１の結合トランジスタ８０の
ゲートはφBLE信号に結合され、第１および第２の
バイアストランジスタ８２および８４のゲートは
φBLE信号に結合されている。
第２Ｂ図において、第２のPMOS結合トラン
ジスタ８８はPMOSソース接続点２０とNMOS
ソース接続点２６を結合する。これらの接続点２
６および２０は第３および第４のNMOSバイア
ストランジスタ８８および９０によつてVBLE入力
８６に結合される。第２の結合トランジスタ８８
のゲートはφSP信号には結合され、第３および第
４のバイアストランジスタ８８および９０のゲー
トはφSP信号に結合される。
この感知クロツク回路７０の様々な構成要素の
機能の概観は第３図を参照して述べられる。第３
図は感知サイクルの間の差動電圧信号の発生と増
幅を示すグラフである。
第３図を参照すると、様々な時間期間がローマ
数字のＩないしＶで示されている。期間Ｉの間に
ビツトライン３２および３４と記憶セル３６およ
び３８はすべてVcc／２までプリチヤージされる。
CMOSメモリアレイをバイアスするためのシス
テムは、同時係属中の、共通に譲渡されたチヤン
等の「CMOSメモリアレイバイアス機構」と題
された特許出願、ドケツト番号A301に開示され
ている。
感知サイクルはワードライン信号の１つ、たと
えばWLRをクロツク動作させて右のトランスフ
アゲート４２を切換えることによつて始まる。記
憶キヤパシタが右のビツトライン３４に結合され
ると、電圧レベルは記憶セル３８内に「１」また
は「０」のどちらがストアされているかによつて
わずかに減少するかまたは増加する。こうして、
右のビツトライン３４の電圧レベルは左のビツト
ラインの電圧レベルよりも高いか低いかいずれか
である。
差動電圧信号発生段階、期間の間に、電圧レ
ベル間のこの差は電荷が記憶セル３８とビツトラ
イン３４間を伝送されるにつれてゆつくりと増加
する。
この段階で臨界的な働きの兼ね合いが結果とし
て生じる。正確さを確実にするためには、感知サ
イクルの感知増幅段階を始める前に差動電圧信号
の振幅はできる限り大きくなくてはならない。し
かしながら、この信号の増加の速さが遅いため、
この信号がその最大振幅に到達するのを待つこと
は結果として遅いメモリをもたらす。
多くのシステムにおいて、期間の存続期間を
制御するために固定遅延回路が利用されている。
このシステムでは、右のビツトライン３２が右の
記憶セル３８に結合されると同時にトラツキング
回路７２がDWLL信号によつてクロツク動作され
る。WLRおよびDWLLが一緒にクロツク動作され
るので、スイツチング回路７２はWLRによつて
クロツク動作されると見てもよい。
トラツキング回路７２は期間の大きさを設定
し、そのため差動電圧信号の振幅は期間の間に
その最大可能値の約90％に等しい第１の予め定め
られた値に達する。
感知サイクルの感知増幅段階は期間の始めて
始まる。この段階は第１、第２、第３の段階に分
けられる（それぞれ時間間隔、および）。
期間の終わりにトラツキング回路７２は第１
の従属クロツク７４をトリガする。感知増幅段階
の第１段階（）の間、差動信号電圧の振幅は非
常に小さく、それらは実際には感知増幅器の不整
合およびCBLとCBLの不整合のために減少し始める
ことに注目されたい。差動電圧信号が寄生容量性
結合のために失われないように、期間の間は増
幅の速度が低く保たれることが肝要である。
第１の従属クロツク７４からの出力信号は第１
のPMOSおよびNMOSソース電流トランジスタ
５４および６２のVGsを制御する。この出力信号
のダイナミツク特性は、第１のPMOSソース電
流トランジスタ５４および第１のNMOSソース
電流トランジスタ６２と感知増幅器１０内のトラ
ンジスタとのＷ／Ｌ比の間のスケールフアクタと
協働して、感知増幅段階の第１段階（）の間、
感知増幅速度を制御する。
第１段階（）の終わりに差動信号電圧の振幅
は増加し始め、安定する。信号の振幅が第２の予
め定められた値に達すると、第２の従属クロツク
７６の出力はクロツク動作されて第２のPMOS
ソース電流トランジスタ５６および第２の
NMOSソース電流トランジスタ６４を活性化す
る。これらのトランジスタのＷ／Ｌ比は感知増幅
器１０内のトランジスタに関連して調整され感知
増幅の速度を増加させる。
最後に、期間の終わりに振幅は第３の予め定
められたレベルに達し、第３の従属クロツク７８
の出力はクロツク動作されて感知速度を増加させ
それによつて最大振幅信号値Vccが迅速に達成さ
れる。
ソースクロツク回路７０はこのように差動電圧
信号の振幅の増加を時間の関数として追跡し、振
幅が予め定められたレベルに達したときに様々な
ソース電流トランジスタ５４，５６，５８，６
２，６４，６６を活性化する。この追跡はソース
クロツク回路内に感知増幅器およびメモリセル内
の対応する回路要素の特性と競争する回路要素を
利用することによつて達成される。たとえば、ト
ラツキング回路７２はトランジスタで切換えられ
るトランスフアゲートのそれと同一の製造パラメ
ータを有するトランジスタを含む。この競争技術
は広い範囲の温度と製造工程パラメータの変化に
わたつてメモリの信頼できる動作と最適の働きを
提供する。
この発明のより詳細な説明が第４図を参照して
なされるが、これは第１図および第２図に示され
た回路の動作を説明する波形タイミング図であ
る。
第４図を参照すると、時間x0で信号はプ
リチヤージサイクルの終わりまでローにクロツク
され感知サイクルを始める。時間x1でφSP、φSP、
φBLEおよびφBLEはクロツク動作されわビツトライ
ン３２および３４ならびにソース接続点２０およ
び２６を互いから、そしてVBLE端子８６から分離
する。時間x2で、ワードラインは差動感知電圧が
ビツトライン３２および３４上に現われ始めるの
に十分なほどローに引かれる。
時間x3で差動感知電圧はその最高値の約90％に
等しい第１の予め定められた値に達する。こうし
て、時間x3でφSOはクロツク動作されて感知増幅
段階の第１段階を始め、第１の従属クロツク７４
がそのサイクルを始める。φS1およびφS1が増加
するにつれて、第１のPMOSおよびNMOSソー
ス電流供給トラジスタ５４および６２を通つて流
れる電流のためにPMOSソース接続点２０の電
圧レベルは増加し始めNMOSソース接続点２６
の電圧レベルは減少し始める。ソース電流が端子
に供給される差動電圧信号の振幅は下がり始め信
号は非常に不安定になる。したがつて、信号損失
を防ぐために増幅の速度は低い。信号の損失を避
けるためにこの時間期間にラツチのソース電圧が
制御されることが極めて重要である。φS1および
φS1信号のダイナミツク特性はこのような信号損
失を避けるように適合されている。
時間x4で、差動電圧信号の振幅は増加し始め第
２の予め定められた値と等しくなる。それから第
２の従属クロツク７６がそのサイクルを始め、
φS2およびφS2はクロツク動作されて差動電圧信
号の増幅を増加させる。時間x5で第３の従属クロ
ツク７８がそのサイクルを始めφS3およびφS3を
クロツク動作させてビツトラインを完全な感知値
までラツチする。
第５図はトラツキング回路７２の回路図であ
る。第５図を参照すると、説明の便宜上、回路は
ゲート用回路グループ９０と検出回路グループ９
２およびトラツキング回路グループ９５に分けら
れている。第５図の全回路の機能は以下に詳細に
述べられる。
ゲート用回路グループ９０はその入力がダミー
ワードライン７４および７６に結合されている。
ゲート用回路グループ９０はダミーワードライン
７４および７６のいずれかが感知サイクルの始め
にローにクロツクされるとき、選択された出力を
提供する。
検出回路グループ９２はPMOS検出トランジ
スタの第１の組９４を含み、それらのソースは
VBLE端子８６に結され、それらのドレインは回路
接続点９８に結合され、それらのゲートトは右の
ダミーワードライン７６に結合されている。
PMOS検出トランジスタの第２の組100はそのソ
ースがVBLE端子８６に結合され、それらのドレイ
ンは回路接続点９８に接続され、それらのゲート
は左のダミーワードライン７４に結合されてい
る。NMOSトランジスタ１０２は接続点９８を
接地に結合する。トランジスタ１０２のゲートは
ゲート用回路グループ９０の第１の出力に結合さ
れている。NMOSトランジスタ１０４はそのゲ
ートが接続点９８に接続され、第１の端子が回路
接続点１０６に接続され第２の端子が回路接続点
１０８に接続されている。
回路接続点１０８はPMOSトランジスタ１１
０によつてVcc端子６０に結合されている。加え
て、回路接続点１０８は直列に接続された
NMOSトランジスタ１１２および１１４によつ
て接地端子に結合されている。トランジスタ１１
０および１１２のゲートはゲート用回路グループ
９０からの第２の出力に結合されている。トラン
ジスタ１１４のゲートはφSPクロツクに結合され
ている。回路接続点１０６はPMOSトランジス
タ１１６によつてVcc端子６０に結合されている。
PMOSトランジスタ１１６はそのゲートがφSPク
ロツクに結合されている。
回路接続点１０６はトラツキング回路グループ
９５内の１組のトラツキングPMOSトランジス
タ１１８のゲートに結合されている。トランジス
タ１１８のソースはVcc端子６０に結合されドレ
インは回路接続点１２０に結合されている。トラ
ツキングコンデンサ１２２は回路接続点１２０と
接地端子６８の間に結合されている。回路接続点
１２０はφSPおよびφS1によつてクロツク動作さ
れるCMOS伝送ゲート１２４によつてVBLE入力
８６に結合されている。
回路接続点１２０はCMOSインバータ１２６
のゲートに結合されている。CMOSインバータ
１２６は直列に接続されたPMOSトランジスタ
１２８およびNMOSトランジスタ１３０によつ
て構成される。CMOSインバータの出力１３１
は第２のインバータ１３２の入力に結合されてい
る。トランジスタ１３０のソース端子はNMOS
トランジスタ１３４によつて接地端子６８に結合
される。トランジスタ１３４のゲートはインバー
タ１３６を介して回路接続点１０６に結合され
る。
インバータ１３２の出力はφSO信号である。
簡潔には、トラツキング回路７２の機能はビツ
トライン上の差動信号電圧が第１の予め定められ
た値に達するまでφSOのクロツク動作を遅らせる
ことである。
第５図の回路の機能は第６図に示されたタイミ
ング図と第４図に示されたタイミング図を参照し
て以下により詳細に述べられる。第４図に関連し
て先に規定された時間は第４図で確定されたxi値
で示される。第６図で規定される時間はtiで示さ
れる。感知サイクルの始まりに先立つて、接続点
９８の電圧はトランジスタ１０２によつて接地に
つながれ、接続点１０８の電圧はトランジスタ１
１０を介してVccまでプリチヤージされ、接続点
１０６の電圧はトランジスタ１１６を介してVcc
までプリチヤージされ、接続点１２０の電圧は伝
送ゲート１２４を介してVBEまでプリチヤージさ
れ、接続点１３１の電圧はトランジスタ１２８を
介してVccまでプリチヤージされ、φSO信号はロー
である。トランジスタ９４および１００が非導通
状態にあるため接続点９８はVBLE端子８６から分
離されている。
をローにクロツク動作させることによつ
て感知サイクルが始められると、φSPおよびφSP
信号のクロツク動作のために接続点９８および１
０６はVccから分離され接続点１２０はVBLE端子
８６から分離される。
時間x1でダミーワードラインの１つ、たとえば
DWLRがローにクロツク動作される。時間x2で、
PMOSトランジスタ１００が導通し接続点９８
上の電圧が上昇し始める。
検出PMOSトランジスタの第１および第２の
組９４および１００はトランスフアゲート４０の
特性に競争するように設計されている。したがつ
て、接続点９８はビツトライン３４が充電を始め
るのと同時（第４図のx2）に充電を始める。ゲー
ト用回路グループ９０からの第２の出力信号と
φSPはトランジスタ１１２および１１４を活性化
して接続点１０８（およびトランジスタ１０４の
ソース端子）を接地に結合する。時間t1において
接続点９８およびトランジスタ１０４のゲートで
の電圧はVT（トランジスタ１０４のしきい値電
圧）よりも大きく、トランジスタ１０４は導通し
て接続点１０６を放電する。
回路接続点１０６はトラツキング回路グループ
９５内のトラツキングPMOSトランジスタ１１
８の組のゲートに結合される。したがつて、接続
点１０６が放電するとトラツキング回路グループ
９５はトリガされる。こうして検出回路グループ
９２が機能してダミーワードラインのクロツク動
作を検出する。時t2において接続点１０６の電圧
はVcc−VTまで降下し、トランジスタ１８は接
続点１２０を充電し始める。
トラツキングトランジスタの組１１８とトラツ
キングコンデンサ１２２はアレイ内のトランスフ
アゲート４０と記憶コンデンサ４４に競争するよ
うに設計されている。こうして、回路接続点１２
０の充電速度は記憶接続点３７のそれを追跡す
る。
上述のように、記憶コンデンサ４４とビツトラ
イン３２間に完全に電荷を転送する時間は高速メ
モリにおいて所望されるアクセス時間に関連して
長い。したがつて、差動信号電圧が第１の予め定
められた値、たとえばその最大値の90％に達した
ときにφSOをクロツク動作させることが所望され
る。こうして、トラツキング回路グループ９５は
接続点１２０の電圧がVccの予め定められたパー
センテージのときφSOをクロツク動作させなけれ
ばならない。このクロツク動作は次のように達成
される。
PMOSトランジスタ１２８とCMOSインバー
タ１２６のＷ／Ｌ比はNMOSトランジスタ１３
０のＷ／Ｌ比よりもかなり大きいので、インバー
タ１２６のトリガ点はVcc−VTである。しががつ
て、CMOSインバータ１２６の出力は接続点１
２０の電圧がVcc−VTまで充電されるまでハイの
ままである。
時間t3において接続点１２０の電圧はVcc−VT
に等しく、接続点１２０をVcc／２から充電した
結果、電圧変化はVcc／２−VTに等しい。こうし
て、電圧変化がその最大値の予め定められたパー
センテージのときにφSOがクロツク動作される。
コンデンサ１２２の大きさを制御することによ
り、このクロツキング時間、第４図のx3はビツト
ライン上の差動信号電圧がその最大値の約90％に
等しいときに起こる。
第７図は第１の従属クロツク７４の回路図であ
る。簡潔には、第１の従属クロツク７４は２つの
重要な機能を有する。第１はソース電流を感知増
幅器１０のソース端子２０および２６に印加する
始めの速度を制御することであり、第２は
PMOSソース端子２０およびNMOSソース端子
２６に供給される電流の量を等化することであ
る。
これらの機能は両方とも感知増幅の初期段階の
間に信号損失を避けるために臨界的である。
上述のように、もしもソース端子２０および２
６に始めに与えられる電流の振幅が大きすぎた場
合にはラツチ１２および１４のトランジスタ内の
寄生ソース−ゲート結合は信号損失を引き起こし
得る。再び第４図を参照して、差動感知電圧信号
の大きさは回路パラメータの不整合のために感知
増幅の第１段階の間実際には減少するかもしれな
いことに臨界的でありそのダイナミクスは注意深
く制御されなければならない。
加えて、PMOSソース端子２０とNMOSソー
ス端子２６に与えられるソース電流が等しくない
場合には、左と右のビツトライン３２および３４
間のキヤパシタンスのいかなる相違も信号損失を
引き起こし得る。
この発明では、この初期のソース電流の制御は
第１のPMOSソース電流トランジスタ５４およ
び第１のNMOSソース電流トランジスタ６２の
ゲートにそれぞれ与えられるゲート電圧φS1およ
びφS1のダイナミツク特性を制御することにより
達成される。
第７図で回路要素のいくつかはバイアス回路１
５０と電流ミラー回路１５２を形成するためにグ
ループ分けされる。このグループ分けは単に説明
の便宜のためだけである。第１の従属クロツクの
回路内の残余の回路要素はプリチヤージとゲーテ
イングのために利用される。バイアス回路１５０
は第１のバイアス用NMOSトランジスタ１５４
によつて形成され、このトランジスタはそのドレ
イン端子が事実上のVcc端子１５１に結合され、
そのソース端子はφS1端子を形成する回路接続点
１５６に結合されている。事実上のVcc端子１５
１はNANDゲー１５１Ａの出力に結合され、
NANDゲート１５１Ａの入力はφS3および反転さ
れたφS3信号に結合されている。NANDゲート
１５１Ａは事実上のVcc端子１５１をローにクロ
ツク動作して、感知増幅段階の第１および第２段
階が完了した後にバイアス用回路１５０を通る電
流を遮断する。こうして電力消散は減少する。第
３段階の間、電流の流れは第３のソース電流トラ
ンジスタ５８，６６によつて制御され、バイアス
回路１５０は必要でない。第２のバイアス用
NMOSトランジスタ１５８はそのドレイン端子
が接続点１５６に結合され、そのソース端子は接
地端子６８に接合され、そのゲートは回路接続点
１５６に結合されている。
電流ミラー回路グループ１５２は直列に接続さ
れた第１および第２の電流ミラートランジスタ１
６０および１６２を含む。第２の電流ミラートラ
ンジスタ１６２のソースはVcc端子６０に結合さ
れ、そのドレインは回路接続点１６４に結合さ
れ、これはφS1端子を形成し、そのゲートは回路
接続点１６４に結合されている。第１の電流ミラ
ートランジスタ１６０のドレインは回路接続点１
６４に結合され、そのソースは接地端子６８に結
合され、そのゲートは回路接続点１５６に結合さ
れている。回路接続点１５６はNMOSトランジ
スタ１６６によつて接地端子６８に結合されてい
る。NMOSトランジスタ１６６はφSP信号によつ
てゲートされる。回路接続点１６４はPMOSト
ランジスタ１６８によつてVcc端子６０に結合さ
れる。PMOSトランジスタ１６８はφSP信号によ
つてゲートされる。
回路接続点１６４はPMOSトランジスタ１７
０とNMOSトランジスタ１７２とによつて構成
される直列回路によつて接地に接続されている。
トランジスタ１７０のゲートは回路接続点１７４
に結合される。回路接続点１７４はPMOSトラ
ンジスタ１７６によつてVcc端子に結合され、
NMOSトランジスタ１７８によつて接地端子６
８に結合されている。トランジスタ１５４および
１７２のゲートはφSO信号に結合されており、ト
ランジスタ１７８のゲートはNORゲート１８０
を通つて送られるφSPおよびφSO信号に結合されて
いる。
回路接続点１５６に現われる電圧はφS1信号を
含む。この電圧は第１のNMOS電流シンクトラ
ンジスタ６２のゲートに結合される。第１の
NMOSソース電流シンクトランジスタ６２のソ
ースは接続端子６８に結合され、ドレインは
NMOSソース端子２６に結合されてい。NMOS
ラツチ１４の交差結合トランジスタ２２および２
４はそのゲートが共通の回路接続点１８２に結合
されて示されている。同様に、回路接続点１６４
に現われる電圧はφS1信号であり、これは第１の
PMOSソース供給トランジスタ５４のゲートに
結合されている。第１のPMOSソーストランジ
スタ５４のソース端子はVcc端子６０に結合され
ており、ドレイン端子はPMOSソース端子２０
に結合されている。PMOSラツチ１２の交差結
合PMOSトランジスタ１６および１８はそのゲ
ートが共通の端子１８４に結合されて示されてい
る。
NMOSおよびPMOSラツチ内のトランジスタ
のゲート端子はそれぞれ共通の接続点１８２およ
び１８４に結合されて示されている。感知に先立
つて両方のビツトラインがVcc／２までプリチヤ
ージされているのでこれらの共通接続点の電圧は
Vcc／２に等しい。感知増幅段階の始めに、ラツ
チ１４内のトランジスタを通つて非常にわずかな
電流が流れるようにNMOSソース端子２６を
Vcc／２−VTまでバイアスさせてNMOSラツチ１
４内のNMOSトランジスタのVGsをラツチ１４内
のVTに等しく設定することが所望される。この
少量の電流はソースゲート結合が信号を破壊する
のを防ぐために必要とされる。
接続点２６のバイアスはバイアス回路グループ
１５０によつて達成される。
バイアス用回路グループ１５０の機能が説明さ
れる。バイアス用回路グループに目的はソース接
続点２６の電圧レベルを設定して、感知増幅の初
期段階の間に非常に低いレベルの電流がラツチ１
４のトランジスタを通つて流れるようにすること
である。
プリチヤージの間、接続点１８２およびラツチ
１４内のトラジスタのゲートにおける電圧レベル
はVcc／２に確立される。したがつて、ラツチ１
４内のトランジスタはゲートソース電圧VGsがト
ランジスタのしきい値電圧VTにおよそ等しくな
つたとき、すなわち、NMOSソース接続点２６
の電圧がVcc／２−VTに等しくなつたときに導
通するだろう。
バイアス用回路１５０は第１のソース電流シン
クトランジスタ６２と協働して接続点２６の電圧
をVcc／２−VTよりもわずかに少ないレベルに
確立して感知増幅の臨界的な初期段階の間に最少
のソース電流を提供し、それによつて信号損失を
防ぐ。接続点２６の電圧レベルの制御はバイアス
用トランジスタ１５４，１５８、第１のNMOS
ソース電流トランジスタ６２、およびラツチ１４
内のトランジスタのチヤンネル幅と長さの比
（Ｗ／Ｌ）を調整することによつて達成される。
回路内のすべてのトラジスタは電流IDsがソー
スゲート電圧差VGsのみに依存するように、飽和
領域で動作するようにバイアスされる。トランジ
スタを飽和にするために、VDsはVGs−VTに等し
いかまたはそれより大きくなければならない、こ
こでVDsはトランジスタのドレインとソース間の
電圧差である。したがつて、第１のソース電流ト
ランジスタ６２が飽和で動作するためには Ｖ（26）≧Ｖ（156）−VT (1) ここで参照番号の括弧の付いたＶ、IDsまたは
Ｗ／Ｌ等の量はその参照番号によつて識別される
回路要素の値である。
数式(1)と両立する最大のVGsが所望されるので Ｖ（26）＝Ｖ（156）−VT (2) 好ましい実施例では、感知増幅の初期速度を制
御するためにＶ（26）の値は4/5（Vcc／２−VT）
に確亮されるべきである。したがつて数式(2)と両
立するためにはＶ（156）は（2/5Vcc＋1/5VT）に
確立されなければならない。
飽和で動作するトランジスタを通る電流は以下
の関係で与えられる。
IDs＝Ｃ（Ｗ／Ｌ）（VGs−VT）2 (3) ここでＣは定数である。バイアス用トランジス
タ１５４と１５８は直列に接続されいるので量
IDs（154）とIDs（158）とは等しい。もしもＷ／Ｌ
（154）とＷ／Ｌ（158）の比が４：９であれば、Ｖ
（156）は（2/5Vcc＋1/5VT）の所望の値を有す
る。
第１のソース電流トランジスタ６２のゲート電
圧のレベル、すなわちＶ（156）を確立したので、
次に必要なのはＶ（26）の所望の値を確立するこ
とである。この値はＷ／Ｌ（26）とラツチ１４内
のトランジスタのＷ／Ｌとの比を制御することに
よつて確立される。数式(3)を利用すると、もしこ
れらの比が１：５ならばＶ（26）は4/5（Vcc／２
−VT）の所望の値である。
上述のように、感知増幅段階の第１段階の間に
はPMOSソース端子２０に供給される電流が
NMOSソース端子２６から下げる電流と等しい
ことが極めて重要である。ソース電流のこの等化
は第１のPMOS電流ソーストランジスタ５４お
よび第１のNMOS電流ソーストランジスタ６２
と協働する電流ミラー回路グループ１５２によつ
て達成される。
回路接続点１５６および１６４はプリチヤージ
の間にバイアスされて第１のソース電流トランジ
スタ５４および６２を非導通にする。回路接続点
１６４はトランジスタ１６８を介してVccまでバ
イアスされ、回路接続点１５６はトランジスタ１
６６によつて接地にバイアスされる。
第１のソース電流シンクトランジスタ６２と第
１の電流ミラートランジスタ１６０のゲートは両
方とを接地点１５６に結合され、それらのソース
は両方とも接続端子１６８に結合されている。こ
うして、第１のNMOSソース電流シンクトラン
ジスタ６２および第１の電流ミラートランジスタ
１６０を通る電流は、２つのトランジスタのＷ／
Ｌ比によつて決定されるスケールフアクタＮを除
いては等しい。この実施例では、第１のNMOS
ソース電流トランジスタ６２を通る電流は第１の
電流ミラートランジスタ１６０を通る電流にＮを
乗じたものに等しい。
電流ミラートランジスタ１６０と１６２は各ト
ランジスタを通る電流が等しくなるように直列に
結合される。第２の電流ミラートランジスタ１６
２と第１のPMOSソース電流供給トランジスタ
５４のゲートは共通接続点１６４に結合され、そ
れらのソースは両方ともVcc端子６０に結合され
ている。したがつて、各トランジスタのVGsは等
しく、トランジスタを通つて流れる電流は２つの
トランジスタのＷ／Ｌ比によつて決定されるスケ
ールフアクタを除いては等しい。この実施例で
は、第１のPMOSソース供給トランジスタ５４
を通る電流は第２の電流ミラートランジスタ１６
２を通る電流にスケールフアクタＮを乗じたもの
に等しくなるように調整されている。こうして、
PMOSソース端子２０に供給される電流と
NMOSソース端子２６から下がる電流とは等し
く、初期の感知増幅段階での信号損失の問題は予
防される。
第１のPMOSソース電流トランジスタ５４を
通る電流の流れの初期化が第１のNMOSソース
電流トランジスタ６２から遅れることを防ぐため
に、接続点１６４を放電するための特別の回路が
必要とされる。上で述べたように、接続点１６４
はVccまでプリチヤージされており、その固有の
キヤパシタンスのために電荷は接続点１６４にス
トアされている。第１のNMOSソース電流トラ
ンジスタ６２とNMOS電流ミラートランジスタ
１６０を通る電流の初期化は、それらのゲートが
結合されているのでほぼ同時に起こる。
しかしながら、もしも接続点１６４がVccにあ
ると、NMOSトランジスタ１６０を通る初期電
流は接続点１６４の電圧レベルをVccからVcc−
VTまで下げるのに必要とされる電荷を構成する。
PMOS電流ミラートランジスタ１６２と第１の
PMOSソース電流トランジスタ５４を通る電流
の流れは接続点１６４がVcc−VTまで引かれるま
で遅延されるだろう。こうして、PMOSソース
端子２０より前にNMOSソース端子２６に電流
が供給され、信号は失われてしまうかもしれな
い。
このシステムでは、接続点１６４の電圧レベル
はこの時間遅延を防ぐためにソース電流の初期化
に先立つてVcc−VTにクランプされる。
感知サイクルの始めに、φSPはクロツク動作さ
れ、接続点１６４および１５６はそれぞれVccお
よび接地から分離される。時間y1において、φSO
はクロツク動作されておらずφSPがハイの間ロー
である。したがつて、トランジスタ１７８のゲー
トの電圧はハイであつてトランジスタ１７８は導
通する。トランジスタ１７６は接続点１６４が
Vccにあり、ゲート電圧がVccであるのでオフであ
る。接続点１７４はトランジスタ１７８よつて接
地に保たれ、トランジスタ１７０はオンである。
φSOがローなのトランジスタ１７２はオフである。
この時点、y2で、φSOはVTまで増加する。トラ
ンジスタ１７２はオンにスイツチされ１７８はオ
フにスイツチされる。電流がトランジスタ１７０
および１７２を通つて接地に流れるので接続点１
６４の電圧レベルは降下し始める。
時間y3で、接続点１６４の電圧レベルはVcc−
VTまで降下している。トランジスタ１７６はオ
ンにスイツチされて接続点１７４をVccまで放電
する。こうして、トランジスタ１７０はオフにス
イツチされ接続点１６４の放電が終了する。した
がつて、接続点１６４はVcc−VTまでクランプ
される。
時間y4で、電流はNMOS電流ミラートランジ
スタ１６０と第１のNMOSソース電流トランジ
スタ６２を通つて流れる。接続点１６４がVcc−
VTにあるので、電流の流れはPMOSミラートラ
ンジスタ１６２と第１のPMOSソース電流トラ
ンジスタ５４を通つて即座に初期化される。接続
点１６４をVccからVcc−VTまで放電する時間の
遅れは取り除かれている。
第８図は第２および第３の従属クロツク７６お
よび７８の回路図である。第２の従属クロツクの
目的はビツトライン上に現われる差動電圧信号の
振幅が第３の予め定められた値より大きくなるま
でφS2およびφS2のクロツク動作を遅らせること
である。第３の予め定められた値は信号が安定し
感知増幅の速度が増加しても失われないようにす
るために選択されている。
回路は感知増幅器１０内のトランジスタと第１
のPMOSソース電流トランジスタ５４および第
１のNMOSソース電流トランジスタ６２に匹敵
る回路要素を含み、差動信号電圧の振幅が少なく
とも100ｍＶになつたときに第２の従属クロツク
出力をスイツチする。
第８図において、回路要素は下部グループ２０
０と上部グループ２０２にグループ分けされても
よい。下部グループ２００はPMOSトランジス
タ２０４、１組のNMOSラツチ−競合トランジ
スタ２０６、およびNMOSソース電流供給競合
トランジスタ２０８によつて形成される直列回路
を含む。トランジスタ２０４はそのソースがVcc
端子６０に結合され、そのドレインはビツトライ
ン競合回路接続点２１０に結合され、そのゲート
はφSPクロツクに結合されている。NMOSトラン
ジスタの組２０６はそれらのドレインが回路接続
点２１０に接続され、そのソースは回路接続点２
１２に接続され、それらのゲードはVBLE端子８６
に結合されている。トランジスタ２０８はそのド
レインが回路接続点２１２に結合され、そのソー
スは接地端子６８に結合され、そのゲートはφS1
信号に結合されている。
NMOSトランジスタ２１４はそのドレインが
VBLE端子８６に結合され、そのソースは回路接続
点２１２に結合され、そのゲートはφSP信号に結
合されている。NMOSトランジスタ２１６は接
続点２１０と接地端６８の間に接続されている。
インバータ２１８はその入力が回路接続点２１０
に接続され、その出力が回路接続点２２０に結合
されている。トランジスタ２１６のゲートは接続
点２２０に結合されている。NMOSトランジス
タ２２２は回路接続点２２０を接地端子６８に結
合する。トランジスタ２２２のゲートはφSP信号
に結合されている。
インバータ２２４はその入力が回路接続点２２
０に結合され、その出力は回路接続点２２６に結
合されている。トランジスタ２２８は回路接続点
２２６をVcc端子６０に接続する。トランジスタ
２２８のゲートはφSP信号に結合されている。イ
ンバータ２３０はその入力回路接続点２２６に結
合され、その出力は回路接続点２３２に結合され
ている。PMOSトランジスタ２３４は第１の端
子が回路接続点２３２に接続され、第２の端子が
回路接続点２３６に接続されている。NMOSト
ランジスタ２３８は接続点２３６を接地端子６８
に結合する。加えて、もう１つのNMOSトラン
ジスタ２４０は回路接続点２３６を接地端子６８
に結合し、トランジスタ２４０のゲートはφSP信
号に結合されている。φS2出力端子２４２はまた
回路接続点２３６に結合されている。
直列に結合されたインバータ２４４および２４
６は回路接続点２３６をφS3出力端子２４８に結
合する。
第８図の回路要素の上部グループ２０２は本質
的には下部グループ２００の鏡像である。上部グ
ループ２０２内の各トランジスタは下部グループ
の対応するトランジスタと逆の極性である。した
がつて、上部グループ２０２内の回路要素は、′
が付けられていること以外では下部の回路グルー
プ２００内の対格する要素と同じ参照番号を与え
られている。
トランジスタ２３４および２３８のゲートは接
続点２３２′に結合され、トランジスタ２３４′お
よび２３８′のゲートは接続点２３２に結合され
ている。
次に回路動作が説明される。プリチヤージサイ
クルの間、φSPはローであり、トランジスタ２０
４は導通し、回路接続点２１０はVccまで充電さ
れる。φSPの値はハイであり、そのためトランジ
スタ２１４は導通し回路接続点２１２はVBLEまた
はVcc／２まで充電される。回路接続点２１０の
電圧がハイであるので、接続点２２０の電圧はロ
ーであり、接続点２２６の電圧はハイであり、接
続点２３２の電圧はローである。同様に、接続点
２３２′の電圧はハイである。トランジスタ２３
８はそのゲートがVccにありかつそのソースが接
地にあり、そのため接続点２３６は接地に結合さ
れるので導通する。トランジスタ２３４はその端
子２３２および２３６の両方がゼロボルトであり
そのゲートがVccであるので非導通である。した
がつて、プリチヤージの間出力信号φS2は接地ま
たはゼロボルトである。
をローにクロツク動作させることによつ
て感知サイクルが始められると、φSPおよびφSP
はクロツク動作されて接続点２１０および２１２
を分離する。
トランジスタ２０６はNMOS交差結合ラツチ
１４内のトランジスタの特性に競合するように設
計されている。上で述べられたように、プリチヤ
ージの間、ラツチ競合トランジスタ２０６のゲー
トおよびソースはNMOSラツチ１４内のトラン
ジスタのゲートおよびソースのようにVBLE＝
Vcc／２までバイアスされる。ソース電流競合ト
ランジスタ２０８および第１のNMOSソース電
流供給トランジスタ６２のゲートは両方ともφS1
に結合され、それらのソースはプリチヤージの間
にVcc／２にバイアスされる。したがつて両方の
トランジスタのVGsは等しい。したがつて、ラツ
チ１４内のトランジスタと第１のNMOSソース
電流トランジスタ６２の競合のため、φS1が増加
するにつれて、ビツトライン競合接続点２１０上
の電圧レベルの減少速度はローのビツトライン上
の電圧がNMOSラツチによつてプルダウンされ
る速度を追跡する。
NMOSラツチとソース電流競合トランジスタ
２０６および２０８のＷ／Ｌ比はNMOSラツチ
１４内のトランジスタと第１のNMOSソース電
流トランジスタ６２に関連して調節され、そのた
めビツトライン競合接続点２１０の電圧レベルは
差動電圧信号の振幅が少なくとも約100ｍＶまで
増幅されたときに約Vcc−VTまで減少する。
接続点２１０上の電圧がVcc−VTまで減少する
とインバータ２１８の出力は増加し始める。トラ
ンジスタ２１６を通るフイードバツクが接続点２
１０を迅速にプルダウンし、そのためインバータ
２１８の出力は迅速にVccまで上昇する。
接続点２２０がハイであると、接続点２２６は
ローであり、接続点２３２はハイである。同様
に、接続点２３２′はローに引かれる。
接続点２３２がハイなので、トランジスタ２３
４のソース電圧はハイであり、接続点２３２′が
ローなので、トランジスタ２３４のゲート電圧は
ローである。したがつて、VGs（234）はローであ
りトランジスタ２３４は導通する。同様に、トラ
ンジスタ２３８のゲートに結合された接続点２３
２のローの電圧状態は、トランジスタ２３８をタ
ーンオフし、接続点２３６を接地から分離する。
したがつて、接続点２３６はトランジスタ２３４
を介してccまで充電され、出力信号φS2は今やハ
イとなる。
回路要素の上部グループ２０２は同様により高
い信号電圧を有する感知増幅器に結合されたビツ
トラインのプルアツプと競合する。トランジスタ
２３４，２３８，２３４′，Ｕ２３８′間の結合の
ために、信号φS2は信号φS2と同時にクロツク動
作される。
出力φS2およびφS2は、第２のNMOSソース電
流トランジスタ６４および第２のPMOSソース
電流トランジスタ５６のゲートに結合される。第
２のソース電流トランジスタ５６および６４の
Ｗ／Ｌ比が第一のソース電流トランジスタ５４お
よび６２のＷ／Ｌ比に関連して増加するのでソー
ス接続点２０および２６から供給され、下がる電
流は、増加される。第１の従属クロツク７４と第
２の従属クロツク７６のクロツク動作間に結果と
して生じる遅延は、差動信号電圧の大きさが感知
増幅の増加された速度が信号を破壊しない十分な
大きさになることを確実にする。
直列に結合されたインバータ２４４および２４
６はφS3信号のクロツク動作を一定の量だけ遅ら
せる。φS2の印加に続く差動信号の上述の安定さ
のために、この遅延はφS1とφS2間の遅延ほど臨界
的ではない。φS3およびφS3信号は第３のソース
電流供給トランジスタ６６および５８のゲートに
与えられ、これはソース電流の振幅および感知増
幅速度を迅速に増加させるために非常に大きな
Ｗ／Ｌ比を有する。差動電圧信号の振幅は今や完
全なVcc信号値まで迅速に増幅され、感知増幅速
度をさらに増加させ、ビツトラインを完全な感知
信号値でラツチする。
この発明は特定の実施例を用いて説明された。
当業者には他の実施例も明らかであろう。たとえ
ば、この発明はＰ型ウエル内に配置された
NMOSトランスフアゲートを有するメモリ内で
も利用できる。加えて、この発明の原理は相補的
なPNPおよびNPNトランジスタのバイポーララ
ツチを利用したメモリにも適用可能である。した
がつて、この発明は添付の特許請求の範囲によつ
て示されるものを除いては限定されることを意図
されない。
【図面の簡単な説明】
第１図はこの発明の一実施例の概略図である。
第２Ａ図および第２Ｂ図はプリチヤージ回路の回
路図である。第３図は時間の関数としての差動信
号電圧のグラフである。第４図はこの発明の機能
を説明するタイミング図である。第５図はトラツ
キング回路の回路図である。第６図はトラツキン
グ回路の機能を説明するタイミング図である。第
７図は第１の従属クロツクの回路図である。第８
図は第２および第３の従属クロツクの回路図であ
る。 図において１０はCMOS感知増幅器、１２は
PMOS交差結合ラツチ、１４はNMOS交差結合
ラツチ、３６は左側の記憶セル、３８は右側の記
憶セル、４８および５１はダミー記憶セル、７０
はソースクロツク回路、７２はトラツキング回
路、７４は第１の従属クロツク、７６は第２の従
属クロツク、７８は第３の従属クロツク、９０は
ゲート用回路グループ、９２は検出回路グルー
プ、９５はトラツキング回路グループ、２００は
下部グループ、２０２は上部グループである。

Claims (1)

  1. 【特許請求の範囲】 １ CMOS感知増幅器の入力に現われる差動電
    圧信号の増幅速度を制御するためのシステムであ
    つて、 前記感知増幅器とは別個に設けられ、差動電圧
    信号の振幅が第１の予め定められたレベルに等し
    いときを決定する手段を含むトラツキング回路手
    段と； 差動電圧信号の大きさが第１および第２の予め
    定められた値の間にあるときに増幅速度を第１の
    選択された値に確立して信号損失を防ぐ手段と； 差動信号電圧の振幅が第２の予め定められたレ
    ベルより上のときに増幅速度を第２の選択された
    値に増加して感知サイクルの持続期間を減少する
    手段とを含む、システム。 ２ 差動電圧信号の振幅が第２の予め定められた
    レベルから第３の予め定められたレベルまで増加
    したときに感知増幅速度を前記第２の選択された
    値から第３の選択された値まで増加させて感知サ
    イクルの持続期間をさらに減少する手段をさらに
    含む、特許請求の範囲第１項記載のシステム。 ３ 第１のソース接続点を備えるプルアツプラツ
    チと、第２のソース接続点を備えるプルダウンラ
    ツチとを有する型のCMOS感知増幅器の入力に
    現われる差動電圧信号の増幅速度を制御するため
    のシステムであつて、 前記感知増幅器とは別個に設けられ、差動電圧
    信号が第１の予め定められた値に到達したときを
    決定する手段を含むトラツキング回路手段と； 前記差動電圧信号が前記第１の予め定められた
    値に到達したときに、前記ソース接続点の選択さ
    れた一方を、選択された電圧レベルまでバイアス
    して前記選択された接続点のソース電流を制御す
    る手段と； 前記接続点の両方におけるソース電流を等化す
    る手段とを含む、システム。 ４ 前記第１の予め定められた電圧レベルを差動
    電圧信号の最大可能値の所望のパーセンテージに
    選択する手段をさらに含む、特許請求の範囲第３
    項に記載のシステム。 ５ VCCおよび接地端子を有する、外部電源に結
    合されたCMOSメモリアレイ内のCMOS感知増
    幅器に用いるための感知増幅器クロツキングシス
    テムであつて、CMOS感知増幅器は、結合され
    た第１のソース端子を備える第１の導電形式の交
    差結合トランジスタを含むプルアツプラツチと、
    結合された第２のソース端子を備える第２の導電
    形式の交差結合トランジスタを含むプルダウンラ
    ツチとを有する型であつて、前記CMOS感知増
    幅器の入力は左および右のビツトラインに結合さ
    れ、前記ビツトラインの一方はトランジスタスイ
    ツチ転送ゲートを介して記憶セルの記憶接続点に
    選択的に結合され、ワードライン制御信号をクロ
    ツク動作させることによつて活性化されて、ハイ
    のビツトラインとローのビツトラインとにおける
    電圧レベル間の差である差動電圧信号を発生し、
    差動電圧信号は、記憶セル内にストアされた電荷
    の量によつて決定される最大可能値Δを有し、第
    １および第２の結合されたソース端子ならびにビ
    ツトラインは感知サイクルに先立つて約VCC／２
    までプリチヤージされ、さらにCMOS感知増幅
    器はハイビツトライン上の電圧レベルをVCCまで
    引上げると同時にロービツトライン上の電圧レベ
    ルを０まで引き下げることによつて差動電圧信号
    の大きさをVCCまで増幅するためのものであり： 差動電圧信号の振幅が第１の予め定められた値
    に到達するときに感知サイクルの感知増幅段階を
    初期化する手段と； 感知増幅段階の第１段階の間にラツチの一方の
    結合されたソース端子のソース電流の振幅を第１
    の予め定められたレベルより下に維持する手段
    と； 感知増幅段階の第１段階の間に感知増幅器の第
    １および第２の結合されたソース端子のソース電
    流を等化する手段と； 差動電圧信号の振幅が、感知サイクルの感知増
    幅段階の第１段階の完了を示す第２の予め定めら
    れた値に到達するときを検出する手段と； 感知増幅段階の第１段階の完了に際して感知増
    幅器の第１および第２の結合されたソース端子の
    ソース電流の振幅を増加して差動電圧信号の大き
    さを完全なVCC信号値まで迅速に増幅する手段と
    を含む、感知増幅器クロツキングシステム。 ６ 差動電圧信号の振幅が第１の予め定められた
    値に到達するときを検出する前記手段が、 ビツトラインおよび記憶セルのキヤパシタンス
    に競合するように設計されたトラツキングコンデ
    ンサと； トランジスタスイツチ転送ゲートと競合するよ
    うに設計され、電荷がトランジスタでスイツチさ
    れた転送ゲートを介して転送される速度を追跡す
    る速度で前記トラツキングコンデンサを充電する
    トラツキングトランジスタと； トランジスタでスイツチされた転送ゲートの特
    性に競合するように設計され、感知サイクルの差
    動電圧信号発生段階の始まりの検出に際してトラ
    ツキングトランジスタを活性化する検出用トラン
    ジスタと； 前記トラツキングコンデンサが予め定められた
    トラツキング電圧レベルに充電されたときに、感
    知増幅段階を始める信号をクロツク動作させる手
    段を含み、前記トラツキングコンデンサおよびト
    ラツキングトランジスタのＷ／Ｌ比がビツトライ
    ン、記憶セルおよびトランジスタでスイツチされ
    た転送ゲートの特性に関連して調整され、そのた
    め差動電圧信号の振幅がΔの予め定められたパー
    センテージのときに予め定められたトラツキング
    電圧レベルが達成される、特許請求の範囲第５項
    記載のシステム。 ７ プルアツプラツチ内のトランジスタは
    PMOSトランジスタであり、プルダウンラツチ
    内のトランジスタはNMOSトランジスタである、
    特許請求の範囲第６項に記載のシステム。 ８ 前記維持する手段は、 プルダウンラツチのソース端子を外部電源の接
    地端子に結合する手段と； 第２のソース端子を（VCC／２−VT）の予め定
    められた分数にバイアスして第２のソース端子の
    ソース電流の振幅を第１の予め定められたレベル
    より下に維持する手段とを含む、特許請求の範囲
    第７項に記載のシステム。 ９ 前記維持手段はさらに、 ドレインが第２のソース端子に結合されかつソ
    ースが外部電源の接地端子に結合された第１のソ
    ース電流供給トランジスタと； 予め定められたバイアス振幅を有するソース電
    流制御電圧信号をφS1端子に発生する手段と； 第１のソース電流供給トランジスタのゲートを
    前記φS1端子に結合する手段とを含み； 前記第１のソース電流供給トランジスタのＷ／
    Ｌ比は、プルダウンラツチ内のトランジスタの
    Ｗ／Ｌ比に関連して調整され、そのため第２のソ
    ース端子で電圧レベルは（VCC／２−VT）の予め
    定められた分数であり；さらに 前記ソース電流制御電圧信号発生手段を前記感
    知増幅段階を始める信号に結合して、前記感知増
    幅を始める信号がクロツク動作されたときに前記
    第１のソース電流制御電圧信号の発生を始める手
    段とを含む、特許請求の範囲第８項に記載のシス
    テム。 １０ 前記ソース電流制御電圧信号を発生するた
    めの前記手段は、 そのドレインがVCC端子に結合され、そのソー
    スが前記φS1端子に結合され、かつそのゲートが
    前記感知増幅段階を始める信号に結合された第１
    のバイアストランジスタと； そのドレインおよびゲートが前記φS1端子に結
    合され、かつそのドレインが接地端子に結合され
    た第２のバイアストランジスタを含み、前記第１
    および第２のバイアストランジスタのＷ／Ｌ比が
    前記φS1端子の電圧レベルを予め定められたバイ
    アス振幅に確立するように調整されている、特許
    請求の範囲第９項に記載のシステム。 １１ 前記等化手段は、 第１のNMOSソース電流トランジスタの回路
    特性に競合するように設計され、そのゲートが前
    記φS1回路端子に接続された第１のNMOS電流ミ
    ラートランジスタを含み、そのため第１の電流ミ
    ラートランジスタおよび第１のNMOSソース電
    流トランジスタのVGSが等しく、かつ前記第１の
    NMOSソース供給トランジスタを介して流れる
    電流が前記第１の電流ミラートランジスタを介し
    て流れる電流にスケールフアクタＮを乗じたもの
    に等しく； 前記第１のNMOS電流ミラートランジスタと
    直列に接続された第２のPMOS電流ミラートラ
    ンジスタをさらに含み、そのため前記第１および
    第２の電流ミラートランジスタを介して流れる電
    流の振幅が等しく； 感知増幅器の第１のソース電流端子にソース電
    流を供給するための第１のPMOSソース電流ト
    ランジスタを含み、第２のPMOS電流ミラート
    ランジスタおよび第１のPMOSソース電流トラ
    ンジスタのゲートは結合されており、そのため第
    ２のPMOS電流ミラートランジスタおよび第１
    のPMOSソース電流トランジスタのVGSは等し
    く、かつそのため第１のPMOSソース電流供給
    トランジスタ内の電流は第２のPMOSミラート
    ランジスタ内の電流にスケールフアクタＮを乗じ
    たものに等しく、かつ感知増幅器のＰおよびＮソ
    ース端子に与えられたソース電流の振幅が等し
    い、特許請求の範囲第１０項に記載のシステム。 １２ 差動電圧信号の振幅が第２の予め定められ
    た値に達したときを検出するための前記手段は、 PMOSプリチヤージトランジスタと； 感知増幅器のプルダウン交差結合ラツチの特性
    と競合するように設計されたNMOSラツチ競合
    トランジスタとを含み、NMOS競合トランジス
    タはそのドレイン端子がPMOSプリチヤージト
    ランジスタのドレイン端子と共通のドレイン接続
    点で結合されており、前記PMOSプリチヤージ
    トランジスタは前記共通ドレイン接続点をプリチ
    ヤージ電圧レベルまで充電し、かつNMOSラツ
    チ競合トランジスタのゲートはVCC／２にバイア
    スされ； 第１のNMOSソース供給トランジスタの特性
    に競合するように設計されたNMOSソース電流
    供給競合トランジスタを含み、そのドレインは
    NMOSラツチ競合トランジスタのソースに結合
    され、そのゲートは前記φS1回路端子に結合され
    ており、そのため前記第１のソース電流トランジ
    スタおよび前記NMOSソース電流供給競合トラ
    ンジスタのVGSは等しく、かつ前記NMOSソース
    電流供給競合トラシジスタを介して流れる電流
    は、前記第１のNMOSソース電流トランジスタ
    を介して流れる電流にスケールフアクタを乗じた
    ものに等しく、かつ共通ドレイン接続点のプリチ
    ヤージ電圧レベルの変化の速度が記憶接続点の電
    圧の変化の速度を追跡し；さらに 前記共通ドレイン接続点に接続され、結合され
    たドレイン接続点の電圧レベルが差動電圧信号の
    振幅が少なくとも第２の予め定められた値に達し
    たことを示したときに第２段階の感知増幅段階を
    始める信号をクロツク動作させる出力クロツキン
    グ手段を含む、特許請求の範囲第１１項に記載の
    システム。 １３ 感知増幅段階の始まりに先立つて前記第２
    のPMOS電流ミラートランジスタおよび前記第
    １のPMOSソース電流トランジスタのゲートを
    VCCにプリチヤージする手段と； 感知増幅段階の第１段階の間に前記ゲートの電
    圧レベルを約VCC−VTにクランプしてPMOSソー
    ス端子へのソース電流の供給がNMOSソース端
    子に関して遅延することを防ぐ手段をさらに含
    む、特許請求の範囲第１２項に記載のシステム。 １４ 前記感知増幅器のソース端子のソース電流
    を増加する前記手段は、 そのドレインが前記NMOSソース接続点に結
    合され、そのソースが接地に結合され、かつその
    ゲートが前記第２段階の感知増幅段階を始める信
    号によつてバイアスされる第２のNMOSソース
    電流トランジスタを含み、ここで、前記第２の
    NMOSソース電流トランジスタは、前記第２段
    階を始める信号が前記出力クロツキング手段によ
    つてクロツク動作されるときに導通し、かつここ
    で前記第２のNMOSソース電流トランジスタの
    Ｗ／Ｌ比は前記ソース端子の感知電流の振幅を増
    加させるように調整され、このため前記差動電圧
    信号の増幅速度が増加され、 そのドレインが前記PMOSソース接続点に結
    合され、そのソースがVCCに結合され、そしてそ
    のゲートが前記第２段階の感知増幅段階を始める
    信号によつてバイアスされた第２のPMOSソー
    ス電流トランジスタを含み、ここで前記第２の
    PMOSソース電流トランジスタは前記第２段階
    を始める信号が前記出力クロツキング手段によつ
    てクロツク動作されたときに導通し、かつここで
    前記第２のPMOSソース電流トランジスタの
    Ｗ／Ｌ比は前記ソース端子の感知電流の振幅を増
    加させるように調整されており、そのため前記差
    動電圧信号の増幅速度が増加する、特許請求の範
    囲第１３項に記載のシステム。 １５ 前記増加のための手段は、 前記第２段階の感知増幅段階信号のクロツク動
    作の後予め定められた時間に第３段階の感知増幅
    段階を始める信号をクロツク動作させる手段と； そのドレインが前記第２のソース端子に結合さ
    れ、そのソースが接地に結合され、かつそのゲー
    トが前記第３段階感知増幅段階を始める信号によ
    つてバイアスされた第３のNMOSソース電流ト
    ランジスタを含み、ここで前記第３のNMOSソ
    ース電流トランジスタは前記第３段階の感知増幅
    信号がクロツク動作されたときに導通し、かつこ
    こで前記第３のNMOSソース電流トランジスタ
    のＷ／Ｌ比が前記ソース端子のソース電流の振幅
    をさらに増加させるように調整されて前記差動電
    圧信号の増幅速度を迅速に増加させ、それによつ
    て差動電圧信号の振幅がその完全なVCC信号電圧
    値に迅速に達し； そのドレインが前記第２のソース端子に結合さ
    れ、そのソースがVCCに結合され、かつそのゲー
    トが前記第３段階の感知増幅段階を始める信号に
    よつてバイアスされた第３のPMOSソース電流
    トランジスタをさらに含み、ここで前記第３の
    PMOSソース電流トランジスタは前記第３段階
    の感知増幅信号がクロツク動作されたときに導通
    し、かつここで前記第３のPMOSソース電流ト
    ランジスタのＷ／Ｌ比は前記ソース端子のソース
    電流の振幅をさらに増加させるように調整されて
    前記差動電圧信号の増幅の速度を迅速に増加さ
    せ、そのため差動電圧信号の振幅はその完全な
    VCC信号電圧値に迅速に達する、特許請求の範囲
    第１４項に記載のシステム。 １６ 第１のソース接続点を備えるプルアツプラ
    ツチと、第２のソース接続点を備えるプルダウン
    ラツチとを有する型のCMOS感知増幅器の第１
    および第２の入力接続点に現われれる差動電圧信
    号の増幅速度を制御するシステムであつて、入力
    接続点はラツチサイクルに先立つて入力接続点プ
    リチヤージレベルにプリチヤージされ、 ラツチサイクルの始めに感知増幅速度を第１の
    選択された値に確立して信号の損失を防止する手
    段と、 双方の入力接続点が、入力接続点プリチヤージ
    レベルから所定の量だけ異なる電圧レベルに到達
    したときを決定する手段と、 前記決定手段に応答して感知増幅速度を第２の
    選択された値に増幅してラツチサイクルの接続期
    間を減少させる手段とを含む、システム。 １７ 前記決定する手段は、 第１および第２の競合接続点と、 前記競合接続点を、ラツチサイクルに先立つて
    前記入力接続点プリチヤージレベルに対応する競
    合プリチヤージレベルにプリチヤージする手段
    と、 ラツチサイクルの最初において、第１の選択さ
    れた値に対応する速度で第１の競合接続点におけ
    る電圧を減少させかつ第２の競合接続点における
    電圧を増加する手段と、 競合接続点の双方が、予め定められた量に対応
    する量だけ競合プリチヤージレベルから異なる電
    圧レベルに到達したことを検出する手段とを備え
    た、特許請求の範囲第１６項に記載のシステム。
JP61129036A 1985-06-03 1986-06-02 差動電圧信号の増幅速度を制御するためのシステム Granted JPS61280097A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/740,356 US4694205A (en) 1985-06-03 1985-06-03 Midpoint sense amplification scheme for a CMOS DRAM
US740356 2000-12-18

Publications (2)

Publication Number Publication Date
JPS61280097A JPS61280097A (ja) 1986-12-10
JPH0534759B2 true JPH0534759B2 (ja) 1993-05-24

Family

ID=24976155

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61129036A Granted JPS61280097A (ja) 1985-06-03 1986-06-02 差動電圧信号の増幅速度を制御するためのシステム

Country Status (5)

Country Link
US (1) US4694205A (ja)
EP (1) EP0205294B1 (ja)
JP (1) JPS61280097A (ja)
AT (1) ATE79691T1 (ja)
DE (1) DE3686446T2 (ja)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0810550B2 (ja) * 1986-09-09 1996-01-31 日本電気株式会社 バツフア回路
KR890004762B1 (ko) * 1986-11-21 1989-11-25 삼성전자 주식회사 고성능 디램을 위한 센스 증폭기
US4804871A (en) * 1987-07-28 1989-02-14 Advanced Micro Devices, Inc. Bit-line isolated, CMOS sense amplifier
US4816706A (en) * 1987-09-10 1989-03-28 International Business Machines Corporation Sense amplifier with improved bitline precharging for dynamic random access memory
US4843264A (en) * 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
US4812688A (en) * 1987-12-30 1989-03-14 International Business Machines Corporation Transistor delay circuits
KR910002033B1 (ko) * 1988-07-11 1991-03-30 삼성전자 주식회사 메모리 셀의 센스앰프 구동회로
US5276643A (en) * 1988-08-11 1994-01-04 Siemens Aktiengesellschaft Integrated semiconductor circuit
US4897568A (en) * 1988-09-30 1990-01-30 Micron Technology, Inc. Active up-pump for semiconductor sense lines
KR920001325B1 (ko) * 1989-06-10 1992-02-10 삼성전자 주식회사 메모리 소자내의 센스 앰프 드라이버
KR920001075B1 (ko) * 1989-09-08 1992-02-01 현대전자산업 주식회사 다이나믹램의 센스 증폭기용 래칭부
KR920010346B1 (ko) * 1990-05-23 1992-11-27 삼성전자 주식회사 반도체 메모리의 센스앰프 구동회로
ATE114864T1 (de) * 1990-09-20 1994-12-15 Siemens Ag Dynamischer halbleiterspeicher mit lokalen und hinsichtlich ihrer ansteuerfunktion optimierten leseverstärker-treiberschaltungen.
US5089726A (en) * 1990-11-29 1992-02-18 International Business Machines Corporation Fast cycle time clocked amplifier
JPH0828476B2 (ja) * 1991-06-07 1996-03-21 富士通株式会社 半導体装置及びその製造方法
US5175450A (en) * 1991-08-23 1992-12-29 Micron Technology, Inc. Apparatus for providing multi-level potentials at a sense node
US5132575A (en) * 1991-08-23 1992-07-21 Micron Technology, Inc. Method for providing multi-level potentials at a sense node
GB2310939B (en) * 1993-03-19 1997-10-29 Sven E Wahlstrom Operating a dynamic memory
KR960009956B1 (ko) * 1994-02-16 1996-07-25 현대전자산업 주식회사 반도체 소자의 감지 증폭기
KR0121781B1 (ko) * 1994-07-20 1997-12-05 김영환 비트라인 센스 앰프 구동회로
EP0756379B1 (en) * 1995-07-28 2003-09-24 STMicroelectronics S.r.l. Unbalanced latch and fuse circuit including the same
DE69517807T2 (de) * 1995-07-28 2001-02-15 St Microelectronics Srl Generatorschaltung zur Modulierung der Neigung eines Signals, insbesondere für Lesedatenverriegelungsschaltungen
US5666320A (en) * 1995-12-20 1997-09-09 International Business Machines Corporation Storage system
US5661684A (en) * 1995-12-22 1997-08-26 International Business Machines Corporation Differential sense amplifier
EP0798732B1 (en) * 1996-03-29 2003-02-05 STMicroelectronics S.r.l. Gain modulated sense amplifier, particularly for memory devices
US5661691A (en) * 1996-05-23 1997-08-26 Vanguard International Semiconductor Corporation Simple layout low power data line sense amplifier design
US5828239A (en) * 1997-04-14 1998-10-27 International Business Machines Corporation Sense amplifier circuit with minimized clock skew effect
US5910735A (en) * 1997-05-22 1999-06-08 International Business Machines Corporation Method and apparatus for safe mode in dynamic logic using dram cell
US5942918A (en) * 1997-06-25 1999-08-24 Sun Microsystems, Inc. Method for resolving differential signals
US6060907A (en) * 1997-06-25 2000-05-09 Sun Microsystems, Inc. Impedance control circuit
US5990701A (en) * 1997-06-25 1999-11-23 Sun Microsystems, Inc. Method of broadly distributing termination for buses using switched terminators
US5942919A (en) * 1997-06-25 1999-08-24 Sun Microsystems, Inc. Differential receiver including an enable circuit
US6085033A (en) * 1997-06-25 2000-07-04 Sun Microsystems, Inc. Method for determining bit element values for driver impedance control
US5955894A (en) * 1997-06-25 1999-09-21 Sun Microsystems, Inc. Method for controlling the impedance of a driver circuit
US5982191A (en) * 1997-06-25 1999-11-09 Sun Microsystems, Inc. Broadly distributed termination for buses using switched terminator logic
US6278306B1 (en) 1999-06-07 2001-08-21 Sun Microsystems, Inc. Method for an output driver with improved slew rate control
US6366139B1 (en) 1999-06-07 2002-04-02 Sun Microsystems, Inc. Method for an output driver with improved impedance control
US6281729B1 (en) 1999-06-07 2001-08-28 Sun Microsystems, Inc. Output driver with improved slew rate control
US6339351B1 (en) 1999-06-07 2002-01-15 Sun Microsystems, Inc. Output driver with improved impedance control
US6297677B1 (en) 1999-09-20 2001-10-02 Sun Microsystems, Inc. Method for a dynamic termination logic driver with improved slew rate control
US6420913B1 (en) 1999-09-20 2002-07-16 Sun Microsystems, Inc. Dynamic termination logic driver with improved impedance control
US6316957B1 (en) 1999-09-20 2001-11-13 Sun Microsystems, Inc. Method for a dynamic termination logic driver with improved impedance control
US6294924B1 (en) 1999-09-20 2001-09-25 Sun Microsystems, Inc. Dynamic termination logic driver with improved slew rate control
US6484293B1 (en) 2000-07-14 2002-11-19 Sun Microsystems, Inc. Method for determining optimal configuration for multinode bus
KR100546184B1 (ko) * 2000-10-20 2006-01-24 주식회사 하이닉스반도체 센스 앰프 회로
US6930516B2 (en) * 2001-05-30 2005-08-16 Agere Systems Inc. Comparator circuits having non-complementary input structures
US6873559B2 (en) * 2003-01-13 2005-03-29 Micron Technology, Inc. Method and apparatus for enhanced sensing of low voltage memory
US6819612B1 (en) * 2003-03-13 2004-11-16 Advanced Micro Devices, Inc. Apparatus and method for a sense amplifier circuit that samples and holds a reference voltage
KR100587080B1 (ko) * 2004-05-17 2006-06-08 주식회사 하이닉스반도체 메모리 장치의 감지 증폭기를 제어하여 컬럼성 페일을검출하는 방법 및 그 장치
EP1727147B1 (fr) * 2005-05-23 2011-07-13 STMicroelectronics (Crolles 2) SAS Amplificateur de lecture pour mémoire dynamique
US7450455B2 (en) * 2005-09-29 2008-11-11 Hynix Semiconductor Inc. Semiconductor memory device and driving method thereof
JP2009533787A (ja) 2006-03-30 2009-09-17 エヌエックスピー ビー ヴィ メモリマトリクスを備えた電子回路、及びビットラインノイズを補償する読出し方法
US9460761B2 (en) * 2014-08-14 2016-10-04 Stmicroelectronics (Rousset) Sas Lower power sense amplifier for reading non-volatile memory cells
US10082964B2 (en) 2016-04-27 2018-09-25 Micron Technology, Inc Data caching for ferroelectric memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6013394A (ja) * 1983-07-01 1985-01-23 Hitachi Micro Comput Eng Ltd Ｍｏｓ記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3976895A (en) * 1975-03-18 1976-08-24 Bell Telephone Laboratories, Incorporated Low power detector circuit
US4061999A (en) * 1975-12-29 1977-12-06 Mostek Corporation Dynamic random access memory system
DE2623219B2 (de) * 1976-05-24 1978-10-12 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Betreiben einer Leseverstärkerschaltung für einen dynamischen MOS-Speicher und Anordnung zur Durchführung dieses Verfahrens
DE2630797C2 (de) * 1976-07-08 1978-08-10 Siemens Ag, 1000 Berlin Und 8000 Muenchen Funktionsgenerator zur Erzeugung einer Spannung an einem Knoten, an den den Bitleitungen eines MOS-Speichers zugeordnete Flip-Flops aus MOS-Transistoren angeschlossen sind
US4274013A (en) * 1979-02-09 1981-06-16 Bell Telephone Laboratories, Incorporated Sense amplifier
US4421996A (en) * 1981-10-09 1983-12-20 Advanced Micro Devices, Inc. Sense amplification scheme for random access memory
JPS6038794A (ja) * 1983-08-09 1985-02-28 Nec Corp センスアンプ回路
US4551641A (en) * 1983-11-23 1985-11-05 Motorola, Inc. Sense amplifier
US4555777A (en) * 1984-08-14 1985-11-26 Texas Instruments Incorporated Sense amplifier circuit for dynamic read/write memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6013394A (ja) * 1983-07-01 1985-01-23 Hitachi Micro Comput Eng Ltd Ｍｏｓ記憶装置

Also Published As

Publication number Publication date
EP0205294A2 (en) 1986-12-17
DE3686446T2 (de) 1993-01-21
ATE79691T1 (de) 1992-09-15
EP0205294B1 (en) 1992-08-19
US4694205A (en) 1987-09-15
JPS61280097A (ja) 1986-12-10
DE3686446D1 (de) 1992-09-24
EP0205294A3 (en) 1990-04-25

Similar Documents

Publication Publication Date Title
JPH0534759B2 (ja)
US6753720B2 (en) Internal high voltage generation circuit capable of stably generating internal high voltage and circuit element therefor
US3959781A (en) Semiconductor random access memory
US5477176A (en) Power-on reset circuit for preventing multiple word line selections during power-up of an integrated circuit memory
US5220221A (en) Sense amplifier pulldown circuit for minimizing ground noise at high power supply voltages
US4654831A (en) High speed CMOS current sense amplifier
JP4531150B2 (ja) 半導体記憶装置
US4813022A (en) Static memory with pull-up circuit for pulling-up a potential on a bit line
US6121812A (en) Delay circuit having delay time free from influence of operation environment
US5258669A (en) Current sense amplifier circuit
US3938109A (en) High speed ECL compatible MOS-Ram
JPH0917183A (ja) 半導体記憶装置
US5140199A (en) Sense amplifier driver for memory device having reduced power dissipation
US5940322A (en) Constant voltage generating circuit with improved line voltage control
US4503343A (en) Active pull-up circuit
JP2704246B2 (ja) 出力バッファ
EP0271067A2 (en) Method of sensing data at high speed, and dynamic semiconductor memory apparatus for realizing the method
WO1996015535A1 (en) Bitline level insensitive sense amplifier
US6292418B1 (en) Semiconductor memory device
US5841718A (en) Use of voltage equalization in signal-sensing circuits
US5229966A (en) Current control circuit for dynamic memory
US5446694A (en) Semiconductor memory device
JPH01149297A (ja) 半導体メモリ
US20020118577A1 (en) Semiconductor memory device and data read method thereof
KR100439274B1 (ko) 전류-모드감지증폭기

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term