JPS60125998A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、半導体記憶装置、特にそのビ・ノド線のチャ
ージアップ回路に関する。

従来技術と問題点 メモリの読出しに際してビット線をプリチャージし、メ
モリセルの記憶内容に応じて該ビット線のレヘルをプリ
チャージレヘルに保つか或いは変え、それをセンスする
ことにより記１意内容の読出しを行なうことは同期型の
半導体記憶装置ではよく用いられる。

プリチャージはビット線を電源へ一時的に接続すること
で行なうのが普通であり、そして該接続はスイッチング
トランジスタに一定幅のパルスを所定タイミングで与え
てオンにすることにより行なう。しかしこのような方式
では該パルスの幅およびタイミングを最適に設定するの
が難しく、動作の確実性を保証すべく余裕を持たせるこ
とになり、無駄が生しる。具体的には、ビット線は多数
あり、立上り特性にも差があるから、パルス幅は一番遅
い立上り特性のビット線がプリチャージされかつそれに
一定時間（余裕）加えたものにされ、タイミングは読出
し前で、上記プリチャージが充分行なわれる（上記パル
ス幅が確保される）ようにする時刻にされる。か−るパ
ルス幅などは推定の要素が入るので、動作の確実性を期
すならこれを大きくとらねばならず、実際には不必要な
ものが入るのは避りられない。

発明の目的 本発明はか５る点を改善し、必要最小限のパルス幅でよ
く、タイミングにも無駄が一切ないピッ１−線チャージ
アップ回路を提供しようとするものである。

発明の構成 本発明はヒツト線を選択する信号が入力されるゲート回
路と、チャージアップ特性がヒント線と同様に構成され
るタミーヒツト線と、半導体記憶装置がアクティブにな
るとき該ダミーピノ１−線を充電する回路と、前記第１
のゲート回路の出力とダミーヒツト線の充電レベルとに
基づいてヒント線が選択されてからダミーヒツト線が充
電され終るまで前記ビット綿をチャージアップするチャ
ージアップ回路とを有することを特徴とするが、次に実
施例を参照しながらこれを説明する。

発明の実施例 第１図はＣＭＯＳマスクＲＯＭに適用した本発明の実施
例を示ず。ＢＬＩ、ＢＬ２．・・・・・・ば該マスクＲ
ＯＭのビット線で、一部しか示さないが各々多数のメモ
リセルＭＣを接続される。各メモリセルばｎチャネルＦ
ＥＴがらなり、ゲーＩ・にツーｌ−線ＷＤ１〜ＷＤｎの
１つが接続される。各メモリセルはゲート酸化膜の厚薄
、チャネル部の不純物濃度の大小、配線接続の有無など
によりデータ１”、“０”を記憶する。例えばデータ“
１゛記憶のメモリセルはデー１−酸化膜が厚くて闇値電
圧ｖｔｈが高く、ワード線が選択されてＨ（ハイ）レベ
ルになってもオンせず、これに対してデータ０”記憶の
メモリセルはゲート酸化膜が薄くて低いＶｔｈを持ち、
ワード線が選択されてＨレベルになるとオンして当該ビ
ット線をグランドへプルダウンする。各ビット線はコラ
ムデコーダの出方ＣＤＩ、ＣＤ２．・・・・・・で開閉
されるヒソ１−線選択トランジスタＱ１．Ｑ２．・・・
・・・を介して出力端ＯＵＴへ共通に接続され、この出
力端ＯＵＴがメモリセルの記憶データの読出し端子とな
る。この出力端にはビット線チャージ回路１ｏが接続さ
れ、これはｐチャネルのＭＯ３＋−ランジスタ１２．１
４、およびｎチャネルのＭＯ３＋−ランンスタ１６から
なり、１−ランジスタ１２，１６のゲーｌ−はチップイ
ネーブルの反転信号ＣＥが与えられ、トランジスタ１４
のゲートはクロック発生回路２０が出力するクロックφ
０を与えられる。

第１図で鎖線より上部はクロックφ０の発生回路である
。ＤＢＬはダミービット線で、ヒツト線ＢＬ１．ＢＬ２
．・・・・・・と同様に作られ、正規のビット線と同様
の負荷を与えるようメモリセルも設りられるが、これら
のメモリセルＤＭＣはすべてオフにされる。またダミー
ビット線を出力端Ｂへ接続する１−ランジスタＱＤ（こ
れはＱｌ、Ｑ２゜・・・・・・相当のもの）のゲートは
電源へ接続されて常時オン、フまりダミービット線ＤＥ
Ｌは常に選択される。出力端Ｂにはダミービット線プリ
チャージ回路３０が接続され、これはｐチャネルＭＯ３
ｌ−ランジスタ３２，３４．ｎチャネルトランジスタ３
６からなる。トランジスタ３２．３６のゲー１−には信
号ＣＢか、またトランジスタ３４のゲートにはノアケー
ト４０の出力が与えられる。ノアゲート４０は複数個（
ビン１−線の本数に等しい）直列に接続されたｐチャネ
ルＭＯ５Ｉ−ランジスタ４Ｌ　４２．・・・・・・と、
同じ複数個並列に接続されたｎチャネルＭＯ３＋−ラン
ジスタ５１．５２．　・・・・・・を備え、これらのｐ
、ｎチャネルＭＯ３Ｉ−ランジスタの直列接続点が出力
端へになる。トランジスタ４１と５１．４２と５２．・
旧・・にはコラムデコーダの出力ＣＤＩ、ＣＤ２．・・
・・・・が加えられる。

６０は第２のノアゲー１−で、ｐチャネルＭＯ３＋・ラ
ンジスタロ２．６４、ｎチャネルＭＯＳトランジスタ６
６．６８からなり、出力Ａ、Ｂ　に＼では出力端とその
出力を同じ符号にする）のノア論理をとる。７０ば出力
段のインパークで、ｎチャネルＭＯＳトランジスタ７２
、ｎチャネルＭＯＳトランジスタ７４からなり、前述の
クロックφ０を出力する。

第２図のタイムチャートを参照しながら第１図の回路の
動作を説明するに、チップイネーブルバー信号丁はスタ
ンバイ時ＳＴＮは■ルベルであり、アクティブ時ＡＣＴ
にＬ（ロウ）レベルにな。

る。なおメモリはＣＢ同期式とする。またスタンバイ時
にはコラムデコーダの出力ＣＤ１．ＣＤ２゜・・・・・
・ば全て１．であり、ノアゲート４０の出力ＡはＨであ
る。また信号σ百がＨであるとチャージ回路３０ではト
ランジスタ３６がオン、３２はオフ、そして３４もオフ
であるから出力Ｂはしてある。

このためノアゲート６０の出力はし、インバータ７０の
出力φ０はＨとなる。メモリ部のチャージ回路１０では
ｊ・ランジスタ１６がオン、トランジスタ１２及び１４
かオフであるから出力ＯＵＴはＩ、である。

スタンバイからアクティブるこ切換わると信号で１＝は
Ｉ、になり、またコラムデコーダの出力６１）＋、ＣＩ
）　２、−・・・・・・の１つかＩ］になってピノｌ−
線の１つか３Ｈ沢される。トＩになるコラムデコーダ出
力はＣＤ　ｌとするとノアケート４０ではトランジスタ
４１がオフ、トランジスタ５１がオンになるので出力Ａ
はＩ、になり、チャージ回路３０Ｃば１−ランジスタ３
６がオフ、ｌ−ランジスタ３４がオンになるのでダミー
ヒツト線ＤＢＬのチャージアンプが始まる。しかしチャ
ージアップが始った頭初ば出力ＢはまだＬレベルである
がらノアケート６ｏの２人力Ａ、Ｂは共にＬになり、そ
の出力はＨ１従ってインバータ７ｏの出力クロックφ０
は１．になる。

クロックφ０が１７になるとチャージ回路１ｏではｐチ
ャネルトランジスタ１４がオンになり、ｎチャネルトラ
ンジスタ１Ｇはオフであるがらヒツト線出力部および信
号Ｃ１）１により選択されたヒソ）線ＢＬ１のチャージ
アップが開始する。ダミービット線ＤＢＬはビット線Ｂ
ＬＩ、ＢＬ２．　・・・・・・と同様に作られているの
で、充電特性もビット線と同じである。なおこのブリヂ
ャージ段階ではワード線によるメモリセル選択は行なわ
れていないから全セルオフの状態にあり、これはダミー
ヒソｉ−線Ｄ　Ｂ　Ｌのメモリセルと同しである。各ヒ
ツト線の充電特性に差があることを考慮すると、ダミー
ヒツト線ＤＢＬは容量を付加するなりして最も遅いピッ
ｊ・線に合わせるとよい。

ビット線ＢＬＬの充電が終る頃ダミーピノ１〜線ＤＢＬ
の充電も終り、チャージ回路３ｏの出力Ｂは■］レベル
になる。従ってノアケー１−６０の出力はＩ−になり、
インバータ７０の出力クロノクφ０ハＪ（になる。この
結果充電回路１０では１−ランジスタ１４がオフになり
、充電は終了する。この後ワード線選択を行ない、例え
ばＷＤＩをＨにすると、メモリセルＭＣか低い閾値（前
記例では書込み情報”　０　”　）なら該セルはオンに
なり、ビット線Ｂ　Ｌ　１をグランド′にプルダウンす
る。該メモリセルが高い闇値なら該セルはオフのま−で
あり、ピッ１−線ＢＬＩのプルダウンはない。第２図で
はこれを出力ｏ　ｕ−ｒの“Ｉ（“、”Ｌ”で示してい
る。

アクティブでチップイネーブルバー信号ＣＦ、がＬにな
るとトランジスタ■Ｇがオフになると共にトランジスタ
１２が１ンになる。しかしこのトランジスタ１２のｇｍ
は小であり、ヒツト線の実質的なチャージングはｇｍが
大のトランジスタ１４により行なわれる。そのためトラ
ンジスタ１４によるチャージアップ動作期間中は仮にワ
ード線を選択状態としてもピノ１−線上には正６１なデ
ータ出カレベルは出ず、従って読出し動作をできるだけ
速くするには実質的なブリヂャージ動作をできるだり速
く完了しておく必要がある。唯、クロックφ０かＨに戻
って（・ランジスタ１４がオフになってもトランジスタ
１２はオンになっているから、出力ＯＵＴのＩ５レヘル
は選択されたメモリレルとトランジスタ１２のｇｍ比に
より定まる値をとる。

これは出力ＯＵ　ＴをＶｃｃ、Ｖｓｓ間で振らゼる場合
に比べて振幅が小さく、高速動作をｉ′ＩＪ能にする。

この回路ではヒント線プリチャーン用のりし７ノクφ０
は、メモリがスタンバイからアクティブに入ってコラム
デコーダが出方を生しるとき宛律し、ヒント線プリチャ
ージが終る頃、それをダミーヒツト稙で検出して消滅す
るので、ヒソ１−線チャージは必要時刻に必要時間待な
うことができ、余分な時間の介入かない。従ってメモリ
読出しの高速化が図れる。

なお実施例ではマスクＲＯＭを挙げたが、本発明はマス
クＲＯＩＭに限らず、アクセスの都度チップイネーブル
状態とするクロック信号に基づいて先ずプリチャージを
必要とするクロック（ＣＥ）同期型のメモリに適用でき
る。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は動作説
明用タイムチャー１−である。 図面でＢＬＩ、ＢＬ２．・・・・・・ばビット線、１４
はヒツト線を電源へ接続する１−ランジスタ、ＣＤＩ、
ＣＤ２．・・・・・・はビット線を選択する信号、４０
はノアゲート、ＤＢＬはダミーヒツト線、３０はダミー
ヒント線を充電する回路、６０および７０はクロックを
出力する回路である。 出願人　富士通株式会社 代理人弁理士　青　柳　稔 第２図 ５ＴＮ Ａ　ψ。 手続補正書（自発） 昭和５９年１２月２１日 特許庁長官　志　賀　学　殿 昭和５８年特許願第２３４０１４号 ２、発明の名称 半導体記憶装置 ３補正をする者 事件との関係　特許出願人 住　所　神奈川県用崎市中原区上小田中１０１５番地名
称　（５２２）富士通株式会社 代表者　山　本　卓　眞 ６、補正によシ増加する発明の数　な　し７、補正の対
象　明細書の特許請求の範囲の欄および発明の詳細な説
明の欄 ８、補正の内容 別紙のとおり 別　紙 （１）本願明細書の特許請求の範囲を次の様に補正する
。 るゲート回路と、チャージアップ特性がビット線と同等
に構成されるダミービット線と、任意る回路と、前記ダ
ミービット線の充電レベルに基づいてビット線が選択さ
れてからダミービット線が充電され終るオで前記選択さ
れたビット線をチャージアップするチャージアップ回路
とを有することを特徴とする半導体記憶装置。」（２）
同第３頁８行〜１５行の「ビット線〜まで前記」を次の
様に補正する。

Claims (1)

【特許請求の範囲】
1. ヒツト綿を選択する信号が入力されるケート回路と、チ
   ャージアップ特性がビット線と同様に構成されるダミー
   ピッ１泉と、半導体記憶装置がアクティブになるとき該
   ダミービ・ノド綿を充電する回路と、前記第１のデー１
   〜回路の出力とダミーヒツト線の充電レベルとに基づい
   てヒント線が選択されてからダミーピッ１〜線が充電さ
   れ終るまで前記ヒソ１〜線をチャージアップするチャー
   シア・ノブ回路とを有することを特徴とする半導体記憶
   装置。