JPH097374A - 半導体メモリ装置のデータ出力バッファ - Google Patents

半導体メモリ装置のデータ出力バッファ

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JPH097374A
JPH097374A JP8155538A JP15553896A JPH097374A JP H097374 A JPH097374 A JP H097374A JP 8155538 A JP8155538 A JP 8155538A JP 15553896 A JP15553896 A JP 15553896A JP H097374 A JPH097374 A JP H097374A
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JP
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voltage
transistor
boosting
output buffer
data output
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Hoon Choi
勳 崔
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Samsung Electronics Co Ltd
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply

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Abstract

(57)【要約】 【課題】 昇圧電圧の消費を抑制した昇圧効果の高い、
また昇圧効率のよりよい高速向きのデータ出力バッファ
を提供する。 【解決手段】 プリチャージ手段１１２を設け、プルア
ップトランジスタ１１８のゲートへ昇圧電圧Ｖｐｐを提
供する前に一旦プリチャージする。従ってＶｃｃ−Ｖｔ
ｈから昇圧すればよいので、Ｖｐｐの消費量が減り昇圧
効果が高まる。またＶｐｐは、クロック分周器８０に従
い動作する昇圧電圧発生器７０から発生される。分周器
８０により内部クロック信号ＣＬＫの周波数を２分周す
ると、ノードＤＯＫの２回駆動に対し昇圧電圧発生器７
０は１回駆動ですむので、適正なＶｐｐを得るためのプ
リチャージ時間、昇圧時間を確保できることになり、電
源電圧が低くても安定した出力動作が保障される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特に、メモリセルから読出されたデータ
を出力する際のデータ出力バッファに関するものであ
る。
【０００２】
【従来の技術】現在のメモリ装置は高集積化、低電力
化、高速化されてきており、システムの性能向上のため
に低電力化と高速化が更に重要視されいてる。ＮＭＯＳ
形のデータ出力ドライバを使用するメモリでは、所望の
時間内に適正水準の電圧レベルを確保した出力データを
得るために、データ出力ドライバのプルアップトランジ
スタのゲートノード（ＤＯＫ）の電圧を上昇させる昇圧
回路（boosting circuit)が導入されているが、このた
めに、ノードＤＯＫの昇圧時間分のロスが発生する、低
電源電圧になるほど昇圧効率が悪くなるので所望の電圧
レベルを確保した出力データを得ることが難しい、など
の不具合が生じている。
【０００３】また、データ遷移が高速に行われる現在の
高速動作用半導体メモリにおいては、適正な昇圧電圧を
得るために要求される昇圧時間が短くなり、昇圧効果が
落ちるという不具合が生じる。或いは、昇圧により前記
ノードＤＯＫを０Ｖから昇圧電圧へフルスイングさせる
方法を使用することは、昇圧電圧の消費が大きくならざ
るを得ないが、メモリ装置の高速化がＭＯＳキャパシタ
の物理的な限界に近づくとＭＯＳキャパシタのサイズが
現象したのと同様の効果となり、昇圧効果を十分に生か
すことができなくなる。
【０００４】図１に、データ出力バッファの回路構成を
示し、より具体的に説明する。この回路に入力されるデ
ータビットＤＢは、インバータ１２，２２へ入力され
る。インバータ１２の出力は、インバータ１４とＰＭＯ
Ｓトランジスタ２０のゲートへ入力される。そして、イ
ンバータ１４の出力がキャパシタ１６へ印加される。Ｐ
ＭＯＳトランジスタ２０のソースはノードＮ４でＮＭＯ
Ｓトランジスタ１８のソースと接続され、このノードＮ
４に、キャパシタ１６の出力が印加される。ＮＭＯＳト
ランジスタ１８は、ゲートとドレインを電源電圧Ｖｃｃ
へつないだダイオード接続としてある。ＰＭＯＳトラン
ジスタ２０のドレインには、ソースを接地したＮＭＯＳ
トランジスタ２４のドレインが接続され、このＮＭＯＳ
トランジスタ２４のゲートにインバータ２２の出力が印
加される。
【０００５】ＰＭＯＳトランジスタ２０とＮＭＯＳトラ
ンジスタ２４との接続ノードＮ５は、出力ドライバをな
す例えばＮＭＯＳのプルアップトランジスタ２６のゲー
トに接続される。このプルアップトランジスタ２６は、
ドレインに電源電圧Ｖｃｃを入力し、ソースが、出力ド
ライバをなす例えばＮＭＯＳのプルダウントランジスタ
３２のドレインに接続される。
【０００６】一方、反転データビットバーＤＢはインバ
ータ２８へ入力され、このインバータ２８の出力がイン
バータ３０で反転されてプルダウントランジスタ３２の
ゲートへ入力される。そして、２つのＮＭＯＳトランジ
スタ２６，３２の接続ノードＮ６から出力データＯＵＴ
が発生する。
【０００７】このデータ出力バッファの動作について説
明する。初期状態でノードＮ４の電圧は、ダイオード接
続されたＮＭＯＳトランジスタ１８を介した電源電圧Ｖ
ｃｃの供給により、Ｖｃｃ−Ｖｔｈ（ＶｔｈはＮＭＯＳ
トランジスタのしきい値電圧）にプリチャージされる。
この状態からデータビットＤＢが論理“ハイ”入力され
ると、ノードＮ４はキャパシタ１６のカップリング作用
で所定の電圧へ昇圧(boosting)され、これがＰＭＯＳト
ランジスタ２０のオンでノードＮ５へ伝えられる。ま
た、インバータ２２を通じたデータビットＤＢの反転に
よりＮＭＯＳトランジスタ２４はオフになる。これによ
り、プルアップトランジスタ２６のゲートに昇圧電圧が
伝達されて十分な導通状態となる。一方、反転データビ
ットバーＤＢは、インバータ２８，３０を経てプルダウ
ントランジスタ３２をオフさせる。このような過程を経
た結果、ノードＮ６へプルアップトランジスタ２６を介
して電源電圧Ｖｃｃが十分に供給され、十分なレベルの
出力データＯＵＴが出力される。
【０００８】このデータ出力バッファには、上述のよう
な不具合が発生する。即ち、キャパシタ１６を用いた昇
圧動作にかかる分の遅延が生じる。これは、データ出力
バッファの高速動作に影響することになる。また、低電
源電圧では昇圧効率が悪くなって十分な昇圧電圧が得ら
れず、出力データの電圧が足らなくなって誤動作につな
がる可能性がある。そして、ノードＤＯＫの０Ｖからの
昇圧にキャパシタ１６による昇圧電圧をフルに使用する
ので昇圧電圧の消費量が大きく、高速下では昇圧効果を
十分に活かせない。
【０００９】図２に、データ出力バッファの他の回路例
を示す。この回路では、データビットＤＢはレベルシフ
タ５０へ入力される。このレベルシフタ５０は公知の構
成で、互いのドレインへゲートを交差接続したＰＭＯＳ
トランジスタ６０，６２と、これらＰＭＯＳトランジス
タ６０，６２の各ドレインへ接続してデータビットＤＢ
を相補的にゲートへ受けるＮＭＯＳトランジスタ６４，
６８と、から構成される。レベルシフタ５０の出力がプ
ルアップトランジスタ５６のゲートへ入力され、これに
従いプルアップトランジスタ５６がオンする。反転デー
タビットバーＤＢは、インバータ５２へ入力され、イン
バータ５４を経てプルダウントランジスタ５８のゲート
へ入力される。プルアップトランジスタ５６は、ドレイ
ンに電源電圧Ｖｃｃが供給され、ソースがプルダウント
ランジスタ５８のドレインと接続される。プルダウント
ランジスタ５８のソースは接地電圧Ｖｓｓへ接地され
る。これらプルアップトランジスタ５６とプルダウント
ランジスタ５８の接続ノードＮ７から出力データＯＵＴ
が出力される。
【００１０】このデータ出力バッファの動作について説
明する。データビットＤＢが論理“ハイ”の場合、レベ
ルシフタ５０から同位相で昇圧電圧Ｖｐｐが出力され、
これがプルアップトランジスタ５６のゲートへ伝達され
る。即ち、レベルシフタ５０は、入力信号と同位相の昇
圧電圧を出力する。また、反転データビットバーＤＢの
論理“ロウ”がインバータ５２，５４を経てプルダウン
トランジスタ５８のゲートへ伝達される。これにより、
プルアップトランジスタ５６が十分に導通すると共にプ
ルダウントランジスタ５８がオフとなり、電源電圧Ｖｃ
ｃの十分なレベルの出力データＯＵＴが発生される。
【００１１】図２のデータ出力バッファでは、プリブー
スティングされた昇圧電圧Ｖｐｐを使用することによ
り、データ出力バッファのデータ出力動作が高速化され
る。しかしながら、プルアップトランジスタ５６のゲー
トに対し０Ｖから昇圧電圧Ｖｐｐまでのフルレンジで電
圧変化が発生して昇圧電圧Ｖｐｐが消費されるので、そ
の消費量が大きいことに変わりなく、十分な昇圧効果を
得られない。また、高速化されるほどデータ遷移も速く
しなければならないので、昇圧電圧Ｖｐｐの供給も高速
に行わなければならないが、この場合に、適切な昇圧電
圧Ｖｐｐを得るため要求される昇圧時間が不足すること
になる。
【００１２】
【発明が解決しようとする課題】上記の従来技術に鑑み
本発明の目的は、昇圧電圧の消費を抑制した昇圧効果の
高い、また、昇圧効率のよりよいデータ出力バッファを
提供することにある。そして、半導体メモリ装置の高速
化に有利なデータ出力バッファを提供する。
【００１３】
【課題を解決するための手段】この目的のために本発明
は、出力ドライバを構成するプルアップトランジスタの
ゲート端子に昇圧電圧を提供して出力データを得るよう
になった半導体メモリ装置のデータ出力バッファにおい
て、前記プルアップトランジスタのゲート電圧を所定の
電圧にプリチャージしておいてから昇圧電圧を提供する
ことを特徴とする。そして、その一態様として、入力さ
れるデータビットに従いオンオフしてプルアップトラン
ジスタのゲート端子へ電源電圧を提供するプリチャージ
手段を設けることを特徴とする。
【００１４】この場合、入力されるデータビットに従い
昇圧電圧をプルアップトランジスタのゲート端子へ提供
するレベルシフタを備えるようにすると好ましい。また
このときに、メモリの内部クロック信号を分周するクロ
ック分周器と、該クロック分周器の出力に従い動作して
昇圧電圧を発生する昇圧電圧発生器と、を備えるように
するとよい。昇圧電圧発生器としては、逆流防止措置を
施して互いにつながれた第１、第２の昇圧ノードを所定
の電圧にプリチャージする第１、第２のプリチャージ素
子と、該プリチャージされた第１、第２の昇圧ノードを
クロック分周器の出力に応答して相補的に昇圧する第
１、第２の昇圧手段と、から構成したものが好ましい。
【００１５】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
【００１６】図３に、本実施形態のデータ出力バッファ
の回路図を示す。
【００１７】データビットＤＢはレベルシフタ１００へ
入力され、このレベルシフタ１００の出力ＤＯＫが例え
ばＮＭＯＳのプルアップトランジスタ１１８のゲートへ
印加される。プルアップトランジスタ１１８のゲートに
対してはまた、ＮＭＯＳトランジスタ１１２を通じて電
源電圧Ｖｃｃが供給されるようにもなっている。このＮ
ＭＯＳトランジスタ１１２はデータビットＤＢをゲート
に受けて制御される。一方、反転データビットバーＤＢ
はインバータ１１４へ入力され、インバータ１１６を経
て例えばＮＭＯＳのプルダウントランジスタ１２０のゲ
ートへ印加される。プルアップトランジスタ１１８とプ
ルダウントランジスタ１２０は電源電圧Ｖｃｃと接地電
圧Ｖｓｓとの間に直列に設けられ、その接続ノードＮ８
７から出力データＯＵＴが発生する。
【００１８】レベルシフタ１００の動作電圧として供給
される昇圧電圧Ｖｐｐは昇圧電圧発生器７０から供給さ
れ、この昇圧電圧発生器７０は、メモリの内部クロック
信号ＣＬＫを入力するクロック分周器８０の出力に従い
動作する。クロック分周器８０はよく知られたものでよ
く、昇圧電圧発生器７０は図４に示すような回路構成と
することができる。
【００１９】この昇圧電圧発生器７０では、クロック分
周器８０の出力は２つのインバータ９２，９８へ共通に
入力される。インバータ９２の出力はキャパシタ９０
へ、インバータ９８の出力はインバータ９６を経てキャ
パシタ９４へそれぞれ入力される。これらにより相補的
に動作する昇圧手段が構成されている。キャパシタ９０
の出力側となる昇圧ノードＮ１０にはプリチャージ素子
としたダイオード接続のＮＭＯＳトランジスタ８２から
電源電圧Ｖｃｃが供給される。またキャパシタ９４の出
力側となる昇圧ノードＮ１１にはプリチャージ素子とし
たダイオード接続のＮＭＯＳトランジスタ８４から電源
電圧Ｖｃｃが供給される。そして、これら２つの昇圧ノ
ードＮ１０，Ｎ１１は、ゲートをＮＭＯＳトランジスタ
８２のソースに接続した整流素子のＮＭＯＳトランジス
タ８６を介して互いにつながれる。即ち、逆流防止の措
置を施して互いに接続されている。昇圧ノードＮ１１に
はまた、ゲートをＮＭＯＳトランジスタ８４のソースに
接続したＮＭＯＳトランジスタ８８が接続され、このＮ
ＭＯＳトランジスタ８８を介して昇圧電圧Ｖｐｐが出力
される。
【００２０】この昇圧電圧発生器７０の動作について説
明する。まず、初期状態で各昇圧ノードＮ１０，Ｎ１１
はそれぞれＶｃｃ−Ｖｔｈにプリチャージされる。この
状態からクロック分周器８０が論理“ハイ”を出力する
場合、インバータ９２の出力は論理“ロウ”、インバー
タ９６の出力は論理“ハイ”になる。これにより、ノー
ドＮ１１の電圧がキャパシタ９４のカップリング作用に
より所定のレベルへ昇圧される。これが昇圧電圧Ｖｐｐ
となり、図３に示すレベルシフタ１００の駆動電圧とな
る。クロック分周器８０が論理“ロウ”を出力する場合
には昇圧ノードＮ１０が昇圧され、これがＮＭＯＳトラ
ンジスタ８６を通じて昇圧ノードＮ１１へ伝えられる。
【００２１】本実施形態のデータ出力バッファが図２の
従来回路と大きく異なる点は、ノードＤＯＫの電圧を昇
圧電圧にする際に昇圧電圧Ｖｐｐを全的に使用するので
はなく、プリチャージ手段のＮＭＯＳトランジスタ１１
２により所定の電圧、この場合Ｖｃｃ−Ｖｔｈの電圧へ
プリチャージするようにした点にあり、これにより、昇
圧電圧Ｖｐｐの負担を軽減させている。即ち、レベルシ
フタ１００内では、インバータ１０８を経てデータビッ
トＤＢがＮＭＯＳトランジスタ１１０へ印加されるので
若干の遅延が生じ、この間に、データビットＤＢを直接
受けるＮＭＯＳトランジスタ１１２の導通で先にプリチ
ャージ電圧がプルアップトランジスタ１１８のゲートノ
ードＤＯＫへ提供される。従って、ノードＤＯＫの電圧
は０Ｖから昇圧電圧Ｖｐｐまでフルスイングするのでは
なく、一旦プリチャージ電圧（Ｖｃｃ−Ｖｔｈ）のワン
クッションをおいてから昇圧電圧Ｖｐｐへ変化する。こ
の結果、昇圧電圧発生器７０から伝達すべき電荷量は少
なくてすむので、より高速にノードＤＯＫを所望の昇圧
電圧へ昇圧可能になる。尚、この構成は、図１のような
データ出力バッファにも適用できる。
【００２２】この状態について図５に示している。即ち
図５において、区間Ａがプリチャージ手段１１２でノー
ドＤＯＫをプリチャージする期間、区間Ｂがレベルシフ
タ１００でノードＤＯＫを昇圧レベルに設定する期間で
ある。
【００２３】半導体メモリ装置が高速化されるほどデー
タ遷移は速くなるが、それにより昇圧回路の周期も速く
なり、昇圧回路で適正な昇圧電圧を得るために要求され
るチャージ時間が不足するという問題について、プリチ
ャージ手段であるＮＭＯＳトランジスタ１１２を通じた
電源電圧Ｖｃｃの供給と共に、クロック分周器８０及び
昇圧電圧発生器７０の組合せにより、解決される。クロ
ック分周器８０は、行アドレスストローブ信号や列アド
レスストローブ信号などの外部制御信号に同期する内部
クロック信号ＣＬＫを入力して同じかそれより低い周波
数の信号を生成する。例えば、分周器８０により内部ク
ロック信号ＣＬＫの周波数を２分周すると、ノードＤＯ
Ｋの２回駆動に対し昇圧電圧発生器７０は１回駆動され
ることになる。データ出力が１０ｎｓ周期で発生すると
仮定した場合、従来では１０ｎｓの周期で昇圧回路も動
作せざるを得なかったが、本実施形態の昇圧電圧発生器
７０であれば、２０ｎｓの周期で駆動される。即ち、昇
圧回路で適正な昇圧電圧を得るためのプリチャージ時
間、昇圧時間を確保できることになり、電源電圧が低く
ても安定した出力動作が保障される。また、昇圧ノード
Ｎ１１には、クロック分周器８０の論理“ロウ”出力時
に昇圧ノードＮ１０の昇圧作用がかかるので、クロック
分周器８０の出力が論理“ハイ”となったときの立ち上
がりも速い。従って、昇圧効率が高い。
【図面の簡単な説明】
【図１】従来のデータ出力バッファの回路図。
【図２】従来のデータ出力バッファの他の例を示す回路
図。
【図３】本発明によるデータ出力バッファの回路図。
【図４】図３中に示す昇圧電圧発生器７０の回路図。
【図５】図３中に示すゲートノードＤＯＫの電圧変化を
示す波形図。
【符号の説明】
７０ 昇圧電圧発生器 ８０ クロック分周器 ８２，８４ プリチャージ素子 ９０〜９８ 昇圧手段 Ｎ１０，Ｎ１１ 昇圧ノード １００ レベルシフタ １１２ プリチャージ手段 １１８ プルアップトランジスタ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 出力ドライバを構成するプルアップトラ
    ンジスタのゲート端子に昇圧電圧を提供して出力データ
    を得るようになった半導体メモリ装置のデータ出力バッ
    ファにおいて、前記プルアップトランジスタのゲート電
    圧を所定の電圧にプリチャージしておいてから昇圧電圧
    を提供するようにしたことを特徴とするデータ出力バッ
    ファ。
  2. 【請求項２】 入力されるデータビットに従いオンオフ
    してプルアップトランジスタのゲート端子へ電源電圧を
    提供するプリチャージ手段を設けた請求項１記載のデー
    タ出力バッファ。
  3. 【請求項３】 入力されるデータビットに従い昇圧電圧
    をプルアップトランジスタのゲート端子へ提供するレベ
    ルシフタを備える請求項１又は請求項２記載のデータ出
    力バッファ。
  4. 【請求項４】 内部クロック信号を分周するクロック分
    周器と、該クロック分周器の出力に従い動作して昇圧電
    圧を発生する昇圧電圧発生器と、を備える請求項３記載
    のデータ出力バッファ。
  5. 【請求項５】 クロック分周器は、内部クロック信号を
    ２分周する請求項４記載のデータ出力バッファ。
  6. 【請求項６】 昇圧電圧発生器は、逆流防止措置を施し
    て互いにつながれた第１、第２の昇圧ノードを所定の電
    圧にプリチャージする第１、第２のプリチャージ素子
    と、該プリチャージされた第１、第２の昇圧ノードをク
    ロック分周器の出力に応答して相補的に昇圧する第１、
    第２の昇圧手段と、から構成される請求項４又は請求項
    ５記載のデータ出力バッファ。
JP8155538A 1995-06-17 1996-06-17 半導体メモリ装置のデータ出力バッファ Pending JPH097374A (ja)

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KR1995P16175 1995-06-17
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JP8155538A Pending JPH097374A (ja) 1995-06-17 1996-06-17 半導体メモリ装置のデータ出力バッファ

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