JPH07101556B2 - メモリバスのプリチャージ回路 - Google Patents
メモリバスのプリチャージ回路Info
- Publication number
- JPH07101556B2 JPH07101556B2 JP2418286A JP41828690A JPH07101556B2 JP H07101556 B2 JPH07101556 B2 JP H07101556B2 JP 2418286 A JP2418286 A JP 2418286A JP 41828690 A JP41828690 A JP 41828690A JP H07101556 B2 JPH07101556 B2 JP H07101556B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- bus
- precharge
- circuit
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は統合メモリバスのプリチ
ャージ回路、特にバイポーラトランジスタと電界効果ト
ランジスタとを使用するプリチャージ回路に関する。
ャージ回路、特にバイポーラトランジスタと電界効果ト
ランジスタとを使用するプリチャージ回路に関する。
【０００２】
【従来の技術】メモリセル内の読取り及び書込みは、一
般に、１つのクロック信号中の読取り及び書込みフェー
ズ中に少なくとも１つのバスを使用して実施される。現
在では、書込みフェーズ及び／又は読取りフェーズの前
にバスのプリチャージフェーズが実施されるのが通例で
ある。プリチャージフェーズはクロック信号中に組み込
まれている。以下便宜上１つのバスについて考慮する。
プリチャージの目的は、バスを、通常は供給電位Ｖｃｃ
に等しい所定の電位に設定することである。書込み及び
読取りは、メモリセルに書込まれるべき若しくはセルか
ら読取られるべき信号の２進状態に応じて、所定のバス
電圧を維持するか又はバスを放電することにより行われ
る。バスの容量値が小さいときには、プリチャージは通
常少なくとも１つの電界効果トランジスタにより行われ
る。
般に、１つのクロック信号中の読取り及び書込みフェー
ズ中に少なくとも１つのバスを使用して実施される。現
在では、書込みフェーズ及び／又は読取りフェーズの前
にバスのプリチャージフェーズが実施されるのが通例で
ある。プリチャージフェーズはクロック信号中に組み込
まれている。以下便宜上１つのバスについて考慮する。
プリチャージの目的は、バスを、通常は供給電位Ｖｃｃ
に等しい所定の電位に設定することである。書込み及び
読取りは、メモリセルに書込まれるべき若しくはセルか
ら読取られるべき信号の２進状態に応じて、所定のバス
電圧を維持するか又はバスを放電することにより行われ
る。バスの容量値が小さいときには、プリチャージは通
常少なくとも１つの電界効果トランジスタにより行われ
る。
【０００３】しかしながら、比較的高い、例えば１ｐＦ
より高い容量値を有するバスを急速にプリチャージさせ
るには、バイポーラトランジスタを使用せねばならな
い。このトランジスタのコレクタは高い供給電位Ｖｃｃ
に接続され、エミッタはバスに接続されている。このト
ランジスタのベースは、そのゲートでクロック信号を受
け取る相補型の２つのＭＯＳトランジスタの各ドレイン
−ソース導線を介してＶｃｃ及びアースに接続されてい
る。プリチャージフェーズ以外では、アースに接続され
たＭＯＳトランジスタはバイポーラトランジスタのベー
スの放電を行うために導通する。プリチャージフェーズ
ではこのトランジスタを遮断させ、且つ他方のＭＯＳト
ランジスタを導通させる。この他方のＭＯＳトランジス
タは、バイポーラトランジスタを導通させるために供給
電位Ｖｃｃからの電流経路を形成する。クロック信号の
プリチャージフェーズが終了すると、この電流経路が遮
断され且つ接地側のＭＯＳトランジスタが導通状態とな
ってバイポーラトランジスタのベースを放電させる。
より高い容量値を有するバスを急速にプリチャージさせ
るには、バイポーラトランジスタを使用せねばならな
い。このトランジスタのコレクタは高い供給電位Ｖｃｃ
に接続され、エミッタはバスに接続されている。このト
ランジスタのベースは、そのゲートでクロック信号を受
け取る相補型の２つのＭＯＳトランジスタの各ドレイン
−ソース導線を介してＶｃｃ及びアースに接続されてい
る。プリチャージフェーズ以外では、アースに接続され
たＭＯＳトランジスタはバイポーラトランジスタのベー
スの放電を行うために導通する。プリチャージフェーズ
ではこのトランジスタを遮断させ、且つ他方のＭＯＳト
ランジスタを導通させる。この他方のＭＯＳトランジス
タは、バイポーラトランジスタを導通させるために供給
電位Ｖｃｃからの電流経路を形成する。クロック信号の
プリチャージフェーズが終了すると、この電流経路が遮
断され且つ接地側のＭＯＳトランジスタが導通状態とな
ってバイポーラトランジスタのベースを放電させる。
【０００４】
【発明が解決しようとする課題】上記プリチャージ回路
は幾つかの欠点を有する。この回路によるバスのプリチ
ャージは、プリチャージ電圧がバイポーラトランジスタ
を遮断するか又は僅かに導通させるのに十分な供給電圧
Ｖｃｃに近付くと、通常停止される。このような状況で
は、プリチャージ時間は主にバスの容量、及びバイポー
ラトランジスタのベースに給電するためのクロック信号
により駆動されるＭＯＳトランジスタのコンダクタンス
に依存する。電界効果トランジスタが製造条件に応じて
広い範囲の電流及び電圧特性を有することは周知であ
る。その結果、従来のプリチャージ回路においては、バ
イポーラトランジスタのベースの電流経路を導通させる
電界効果トランジスタの特性が広範囲であるため、プリ
チャージ電圧を調整するためにクロック信号の長さによ
って電圧制御することは有効とはなり得ない。
は幾つかの欠点を有する。この回路によるバスのプリチ
ャージは、プリチャージ電圧がバイポーラトランジスタ
を遮断するか又は僅かに導通させるのに十分な供給電圧
Ｖｃｃに近付くと、通常停止される。このような状況で
は、プリチャージ時間は主にバスの容量、及びバイポー
ラトランジスタのベースに給電するためのクロック信号
により駆動されるＭＯＳトランジスタのコンダクタンス
に依存する。電界効果トランジスタが製造条件に応じて
広い範囲の電流及び電圧特性を有することは周知であ
る。その結果、従来のプリチャージ回路においては、バ
イポーラトランジスタのベースの電流経路を導通させる
電界効果トランジスタの特性が広範囲であるため、プリ
チャージ電圧を調整するためにクロック信号の長さによ
って電圧制御することは有効とはなり得ない。
【０００５】本発明の目的は、充電時間が短く且つ充電
電位を正確に設定することのできるプリチャージ回路を
提供することにある。
電位を正確に設定することのできるプリチャージ回路を
提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、メモリ
バスと共に用いられるプリチャージ回路であって、クロ
ック信号（φ）によって駆動されるバイポーラトランジ
スタ（Ｑ）を備えており、該バイポーラトランジスタの
ベース（Ｂ）が、前記メモリバス（１１）に接続されて
いる入力を有するしきい値増幅器（１２）の出力にそれ
ぞれ接続されたゲートを有する相補型の第１及び第２の
電界効果トランジスタ（Ｐ２，Ｎ２）のドレイン−ソー
ス経路を介して第１及び第２の給電電位にそれぞれ接続
されており、前記バイポーラトランジスタ（Ｑ）のコレ
クタ−エミッタ経路が前記メモリバスと前記第１の給電
電位（Ｖｃｃ）との間に接続されており、前記クロック
信号（φ）が、前記第１の給電電位（Ｖｃｃ）と前記バ
イポーラトランジスタ（Ｑ）のベース（Ｂ）との間で前
記第１の電界効果トランジスタ（Ｐ２）に直列に接続さ
れているドレイン−ソース経路を有する第３の電界効果
トランジスタ（Ｐ１）を活動化することを特徴とするメ
モリバスのプリチャージ回路が提供される。
バスと共に用いられるプリチャージ回路であって、クロ
ック信号（φ）によって駆動されるバイポーラトランジ
スタ（Ｑ）を備えており、該バイポーラトランジスタの
ベース（Ｂ）が、前記メモリバス（１１）に接続されて
いる入力を有するしきい値増幅器（１２）の出力にそれ
ぞれ接続されたゲートを有する相補型の第１及び第２の
電界効果トランジスタ（Ｐ２，Ｎ２）のドレイン−ソー
ス経路を介して第１及び第２の給電電位にそれぞれ接続
されており、前記バイポーラトランジスタ（Ｑ）のコレ
クタ−エミッタ経路が前記メモリバスと前記第１の給電
電位（Ｖｃｃ）との間に接続されており、前記クロック
信号（φ）が、前記第１の給電電位（Ｖｃｃ）と前記バ
イポーラトランジスタ（Ｑ）のベース（Ｂ）との間で前
記第１の電界効果トランジスタ（Ｐ２）に直列に接続さ
れているドレイン−ソース経路を有する第３の電界効果
トランジスタ（Ｐ１）を活動化することを特徴とするメ
モリバスのプリチャージ回路が提供される。
【０００７】
【実施例】添付図面に基づく以下の詳細な説明により、
本発明が更によく理解されよう。
本発明が更によく理解されよう。
【０００８】図１において、メモリバス１１のプリチャ
ージ回路１０はクロック信号φにより駆動されるバイポ
ーラトランジスタＱを含んでいる。プリチャージ回路１
０はＢｉＣＭＯＳ技術を使用している。ｎ−ＭＯＳトラ
ンジスタはＮで、ｐ−ＭＯＳトランジスタはＰで表す。
プリチャージ回路１０において、バイポーラトランジス
タＱのエミッタは点Ａでバス１１に接続され、コレクタ
は供給電位Ｖｃｃに接続されている。バイポーラトラン
ジスタのベースはプリチャージ回路１０の点Ｂを構成し
ている。クロック信号φが２つのトランジスタＮ１，Ｐ
１のゲートに与えられる。トランジスタＰ１のドレイン
は供給電位Ｖｃｃに接続され、ソースはトランジスタＰ
２を介して点Ｂに接続されている。トランジスタＮ１の
ソースはアースに、ドレインは点Ｂに接続されている。
ージ回路１０はクロック信号φにより駆動されるバイポ
ーラトランジスタＱを含んでいる。プリチャージ回路１
０はＢｉＣＭＯＳ技術を使用している。ｎ−ＭＯＳトラ
ンジスタはＮで、ｐ−ＭＯＳトランジスタはＰで表す。
プリチャージ回路１０において、バイポーラトランジス
タＱのエミッタは点Ａでバス１１に接続され、コレクタ
は供給電位Ｖｃｃに接続されている。バイポーラトラン
ジスタのベースはプリチャージ回路１０の点Ｂを構成し
ている。クロック信号φが２つのトランジスタＮ１，Ｐ
１のゲートに与えられる。トランジスタＰ１のドレイン
は供給電位Ｖｃｃに接続され、ソースはトランジスタＰ
２を介して点Ｂに接続されている。トランジスタＮ１の
ソースはアースに、ドレインは点Ｂに接続されている。
【０００９】本発明のバイポーラトランジスタＱのベー
スＢは、バス１１に接続された閾値増幅器１２の出力Ｃ
に接続されているゲートを有する２つのトランジスタＰ
２，Ｎ２を介して、供給電位Ｖｃｃとアースとにそれぞ
れ接続されている。換言すれば、トランジスタＰ１，Ｐ
２のドレイン−ソース導線は、バイポーラトランジスタ
ＱのベースＢと供給電位Ｖｃｃとの間に直列接続されて
おり、トランジスタＮ１，Ｎ２のドレイン−ソース導線
はバイポーラトランジスタＱのベースＢとアースとの間
に並列接続されている。閾値増幅器１２は２つのインバ
ータ１２ａ，１２ｂを含んでいる。インバータ１２ａの
入力はバスＨの点Ａに接続され且つ閾値Ｔａを有する。
インバータ１２ｂの入力はインバータ１２ａの出力に接
続され且つ閾値Ｔｂを有する。
スＢは、バス１１に接続された閾値増幅器１２の出力Ｃ
に接続されているゲートを有する２つのトランジスタＰ
２，Ｎ２を介して、供給電位Ｖｃｃとアースとにそれぞ
れ接続されている。換言すれば、トランジスタＰ１，Ｐ
２のドレイン−ソース導線は、バイポーラトランジスタ
ＱのベースＢと供給電位Ｖｃｃとの間に直列接続されて
おり、トランジスタＮ１，Ｎ２のドレイン−ソース導線
はバイポーラトランジスタＱのベースＢとアースとの間
に並列接続されている。閾値増幅器１２は２つのインバ
ータ１２ａ，１２ｂを含んでいる。インバータ１２ａの
入力はバスＨの点Ａに接続され且つ閾値Ｔａを有する。
インバータ１２ｂの入力はインバータ１２ａの出力に接
続され且つ閾値Ｔｂを有する。
【００１０】プリチャージ回路１０は更に、供給電位Ｖ
ｃｃとアースとの間に直列接続されているドレイン−ソ
ース導線を有する４つのトランジスタＮ３，Ｐ３，Ｎ
４，Ｐ４を含んでいる。トランジスタＰ３のソースは供
給電位Ｖｃｃに接続されており、ゲートはクロック信号
φを受け取る。トランジスタＮ３のソースはアースに接
続されており、ゲートは相補のクロック信号φ＊を受け
取る。トランジスタＰ４，Ｎ４のドレインはバス１１の
点Ａに結合されている。これらのトランジスタのゲート
は共通であり且つ同様にバス１１の点Ａに結合されてい
る。その結果、トランジスタＮ４，Ｐ４はダイオードを
構成している。これらのトランジスタの電流／電圧特性
曲線は、それぞれ０ボルト，Ｖｃｃを原点とする共通の
横座標（電圧）に関する。これら２つのダイオードにつ
いての２つの特性曲線は、横座標が点Ａの電圧を決定す
る点で交差している。トランジスタＮ４，Ｐ４相互の寸
法は、バス１１の所望のプリチャージ電位Ｖｐを点Ａに
与えるように決定される。トランジスタＮ４，Ｐ４はこ
のようにして分極回路１３を形成している。
ｃｃとアースとの間に直列接続されているドレイン−ソ
ース導線を有する４つのトランジスタＮ３，Ｐ３，Ｎ
４，Ｐ４を含んでいる。トランジスタＰ３のソースは供
給電位Ｖｃｃに接続されており、ゲートはクロック信号
φを受け取る。トランジスタＮ３のソースはアースに接
続されており、ゲートは相補のクロック信号φ＊を受け
取る。トランジスタＰ４，Ｎ４のドレインはバス１１の
点Ａに結合されている。これらのトランジスタのゲート
は共通であり且つ同様にバス１１の点Ａに結合されてい
る。その結果、トランジスタＮ４，Ｐ４はダイオードを
構成している。これらのトランジスタの電流／電圧特性
曲線は、それぞれ０ボルト，Ｖｃｃを原点とする共通の
横座標（電圧）に関する。これら２つのダイオードにつ
いての２つの特性曲線は、横座標が点Ａの電圧を決定す
る点で交差している。トランジスタＮ４，Ｐ４相互の寸
法は、バス１１の所望のプリチャージ電位Ｖｐを点Ａに
与えるように決定される。トランジスタＮ４，Ｐ４はこ
のようにして分極回路１３を形成している。
【００１１】クロック信号φ，φ＊及びプリチャージ回
路１０の点Ａ，Ｂ，Ｃでの信号の波形を例示する図２の
タイムチャートを参照して、プリチャージ回路１０の機
能を以下説明する。例示する実施例では、クロック信号
φはプリチャージフェーズφ１と実行フェーズ（読取り
又は書込みフェーズ）φ２とを含んでいる。プリチャー
ジフェーズφ１はｔ１の時点で開始する。ｔ１の時点の
前では、クロック信号φは論理状態１にある。論理状態
１は＋５ボルトの供給電位Ｖｃｃに相当すると考えられ
る。従って、プリチャージ回路１０にクロック信号φを
与えると、トランジスタＰ１，Ｐ３が遮断され且つトラ
ンジスタＮ１が導通状態となる。トランジスタＰ１を遮
断することにより、バイポーラトランジスタＱの導通が
妨げられる。トランジスタＮ１が導通状態にあれば、バ
イポーラトランジスタＱのベースに蓄積された電荷がア
ースに放電される。従って、点Ｂの電位は０ボルトであ
る。初期状態でのバス１１の点Ａでの電位は０ボルトで
あるとも考えられる。この電位は増幅器１２により点Ｃ
に伝達され、その結果トランジスタＮ２が遮断されて、
トランジスタＰ２が導通状態となる。しかしながらトラ
ンジスタＰ２は、Ｐ１が遮断されるために、電流を通す
ことができない。
路１０の点Ａ，Ｂ，Ｃでの信号の波形を例示する図２の
タイムチャートを参照して、プリチャージ回路１０の機
能を以下説明する。例示する実施例では、クロック信号
φはプリチャージフェーズφ１と実行フェーズ（読取り
又は書込みフェーズ）φ２とを含んでいる。プリチャー
ジフェーズφ１はｔ１の時点で開始する。ｔ１の時点の
前では、クロック信号φは論理状態１にある。論理状態
１は＋５ボルトの供給電位Ｖｃｃに相当すると考えられ
る。従って、プリチャージ回路１０にクロック信号φを
与えると、トランジスタＰ１，Ｐ３が遮断され且つトラ
ンジスタＮ１が導通状態となる。トランジスタＰ１を遮
断することにより、バイポーラトランジスタＱの導通が
妨げられる。トランジスタＮ１が導通状態にあれば、バ
イポーラトランジスタＱのベースに蓄積された電荷がア
ースに放電される。従って、点Ｂの電位は０ボルトであ
る。初期状態でのバス１１の点Ａでの電位は０ボルトで
あるとも考えられる。この電位は増幅器１２により点Ｃ
に伝達され、その結果トランジスタＮ２が遮断されて、
トランジスタＰ２が導通状態となる。しかしながらトラ
ンジスタＰ２は、Ｐ１が遮断されるために、電流を通す
ことができない。
【００１２】ｔ１の時点では、クロック信号φは、プリ
チャージフェーズφ１に相当する０の論理状態にある。
ｔ１の時点でプリチャージ回路１０にクロック信号φを
与えると、トランジスタＰ１，Ｐ３が導通状態となり且
つトランジスタＮ１が遮断状態となる。トランジスタＰ
１，Ｐ２を導通させ且つトランジスタＮ１，Ｎ２を遮断
させることにより、バイポーラトランジスタＱのベース
内に実質的な電流を流し込むことができる。バイポーラ
トランジスタＱのコンダクタンスが高いと、バス１１の
点Ａの電位が急速に高くなる。バス１１の所望のプリチ
ャージ電圧Ｖｐは２．５ボルトに等しいと考えられる。
このような状況では、増幅器１２のインバータ１２ａの
閾値Ｔａに、Ｖｐより僅かに小さい値、例えば２．３ボ
ルトを与えるのが有利である。インバータ１２ｂの閾値
Ｔｂは閾値Ｔａより高く、好ましくはＶｐに等しい。こ
のような状況では、点Ｃは０ボルトのままである。更に
はｔ１の時点では、トランジスタＰ３，Ｎ３は導通状態
となる。従って、トランジスタＰ３，Ｐ４内を流れる電
流はこのようにしてバス１１を充電させる。
チャージフェーズφ１に相当する０の論理状態にある。
ｔ１の時点でプリチャージ回路１０にクロック信号φを
与えると、トランジスタＰ１，Ｐ３が導通状態となり且
つトランジスタＮ１が遮断状態となる。トランジスタＰ
１，Ｐ２を導通させ且つトランジスタＮ１，Ｎ２を遮断
させることにより、バイポーラトランジスタＱのベース
内に実質的な電流を流し込むことができる。バイポーラ
トランジスタＱのコンダクタンスが高いと、バス１１の
点Ａの電位が急速に高くなる。バス１１の所望のプリチ
ャージ電圧Ｖｐは２．５ボルトに等しいと考えられる。
このような状況では、増幅器１２のインバータ１２ａの
閾値Ｔａに、Ｖｐより僅かに小さい値、例えば２．３ボ
ルトを与えるのが有利である。インバータ１２ｂの閾値
Ｔｂは閾値Ｔａより高く、好ましくはＶｐに等しい。こ
のような状況では、点Ｃは０ボルトのままである。更に
はｔ１の時点では、トランジスタＰ３，Ｎ３は導通状態
となる。従って、トランジスタＰ３，Ｐ４内を流れる電
流はこのようにしてバス１１を充電させる。
【００１３】しかしながら、これらのトランジスタを通
じてのバスへの充電は、トランジスタＱを通じての充電
より実質的にゆっくりと行われる。ｔ２の時点で、点Ａ
の電位は閾値Ｔａの２．３ボルトに達する。この値で
は、インバータ１２ａの出力は′０′の状態に戻る。従
って、点Ｃの電位は＋５ボルトに変わり、その結果トラ
ンジスタＰ２は遮断されて、トランジスタＮ２が導通状
態となる。従って、バイポーラトランジスタＱの導通状
態はｔ２の時点で突然遮断される。分極回路１３はバス
１１をゆっくりと充電し続ける。ダイオードとして設け
られたトランジスタＮ４，Ｐ４の寸法は、点Ａの電圧が
所望のプリチャージ電圧２．５ボルトで安定化されるよ
うに決定される。バイポーラトランジスタＱの導通状態
を突然停止させ得る寄生発振も分極回路１３により妨げ
られる。従って点Ａの電位は、ｔ２の時点の直後からｔ
３の時点でプリチャージフェーズが終了するまで、所望
のプリチャージ電圧Ｖｐで安定化される。このｔ３の時
点で、クロック信号φの論理状態１に相当する読取り又
は書込みフェーズφ２が開始される。このような状況で
は、トランジスタＰ１，Ｐ３，Ｎ３は遮断されて、書込
み又は読取りフェーズ中に、バス１１に対応する論理状
態に応じてバス１１の電荷維持又は放電が実施され得
る。
じてのバスへの充電は、トランジスタＱを通じての充電
より実質的にゆっくりと行われる。ｔ２の時点で、点Ａ
の電位は閾値Ｔａの２．３ボルトに達する。この値で
は、インバータ１２ａの出力は′０′の状態に戻る。従
って、点Ｃの電位は＋５ボルトに変わり、その結果トラ
ンジスタＰ２は遮断されて、トランジスタＮ２が導通状
態となる。従って、バイポーラトランジスタＱの導通状
態はｔ２の時点で突然遮断される。分極回路１３はバス
１１をゆっくりと充電し続ける。ダイオードとして設け
られたトランジスタＮ４，Ｐ４の寸法は、点Ａの電圧が
所望のプリチャージ電圧２．５ボルトで安定化されるよ
うに決定される。バイポーラトランジスタＱの導通状態
を突然停止させ得る寄生発振も分極回路１３により妨げ
られる。従って点Ａの電位は、ｔ２の時点の直後からｔ
３の時点でプリチャージフェーズが終了するまで、所望
のプリチャージ電圧Ｖｐで安定化される。このｔ３の時
点で、クロック信号φの論理状態１に相当する読取り又
は書込みフェーズφ２が開始される。このような状況で
は、トランジスタＰ１，Ｐ３，Ｎ３は遮断されて、書込
み又は読取りフェーズ中に、バス１１に対応する論理状
態に応じてバス１１の電荷維持又は放電が実施され得
る。
【００１４】時点ｔ２とｔ３との間でトランジスタＮ２
を導通させると、バイポーラトランジスタＱの遮断時中
にこのバイポーラトランジスタＱのベースから放電させ
ることができることに留意すべきである。従って、トラ
ンジスタＮ１はなくてもよい。このトランジスタが存在
するのは、単にプリチャージフェーズφ１以外で静電気
を放電させるためであり得る。更には、分極回路１３
が、分圧器Ｎ４，Ｐ４からなる前述したものとは異なる
形態を有し得ることは明白である。
を導通させると、バイポーラトランジスタＱの遮断時中
にこのバイポーラトランジスタＱのベースから放電させ
ることができることに留意すべきである。従って、トラ
ンジスタＮ１はなくてもよい。このトランジスタが存在
するのは、単にプリチャージフェーズφ１以外で静電気
を放電させるためであり得る。更には、分極回路１３
が、分圧器Ｎ４，Ｐ４からなる前述したものとは異なる
形態を有し得ることは明白である。
【００１５】トランジスタＮ２，Ｐ２のゲートが増幅器
１２の出力Ｃに接続されていることも重要である。例え
ばトランジスタＮ２のゲートが点Ａに接続されると、ｔ
１の時点から点Ａでの電位が次第に高くなり始め、トラ
ンジスタＮ２の導通性がますます高くなる。従って、ト
ランジスタＰ１，Ｐ２内を通る電流の割合が増すと、ア
ースの方に向けられ、その結果トランジスタＱの導通が
ますます小さくなる。その結果、プリチャージ時間ｔ２
−ｔ１が遥かに長くなる。この時間を短縮するには、他
の複雑な回路が必要である。本発明のプリチャージ装置
は、非常に単純であり、また非常に短いプリチャージ時
間が得られるという利点を提供する。
１２の出力Ｃに接続されていることも重要である。例え
ばトランジスタＮ２のゲートが点Ａに接続されると、ｔ
１の時点から点Ａでの電位が次第に高くなり始め、トラ
ンジスタＮ２の導通性がますます高くなる。従って、ト
ランジスタＰ１，Ｐ２内を通る電流の割合が増すと、ア
ースの方に向けられ、その結果トランジスタＱの導通が
ますます小さくなる。その結果、プリチャージ時間ｔ２
−ｔ１が遥かに長くなる。この時間を短縮するには、他
の複雑な回路が必要である。本発明のプリチャージ装置
は、非常に単純であり、また非常に短いプリチャージ時
間が得られるという利点を提供する。
【００１６】４つのトランジスタＮ３，Ｐ３，Ｎ４，Ｐ
４の存在が必要ないことに留意すべきである。これらの
トランジスタがなければ、閾値Ｔａは所望のプリチャー
ジ電圧Ｖｐに調整され得る。付加的なこれら４つのトラ
ンジスタは、プリチャージ回路１０の良好な機能安定性
及びプリチャージ電圧Ｖｐを確保するという利点を提供
する。
４の存在が必要ないことに留意すべきである。これらの
トランジスタがなければ、閾値Ｔａは所望のプリチャー
ジ電圧Ｖｐに調整され得る。付加的なこれら４つのトラ
ンジスタは、プリチャージ回路１０の良好な機能安定性
及びプリチャージ電圧Ｖｐを確保するという利点を提供
する。
【００１７】本発明によれば、バイポーラトランジスタ
のベースには、バスが所定の電圧に達するまで、バスの
電位に係わりなく一定の電圧が印加されるので充電時間
が短縮され、且つバスの電位を所定の電位と比較するし
きい値増幅回路を使用するので、バスのプリチャージ電
圧を正確に設定することができる。
のベースには、バスが所定の電圧に達するまで、バスの
電位に係わりなく一定の電圧が印加されるので充電時間
が短縮され、且つバスの電位を所定の電位と比較するし
きい値増幅回路を使用するので、バスのプリチャージ電
圧を正確に設定することができる。
【００１８】当業者はクレームに記載した如き本発明の
範囲を逸脱することなく、他の変形例を実現することが
できる。従って、以上の説明は、クレームに記載した事
項を除いて、本発明を限定するものではない。
範囲を逸脱することなく、他の変形例を実現することが
できる。従って、以上の説明は、クレームに記載した事
項を除いて、本発明を限定するものではない。
【図１】本発明のプリチャージ回路の概略図である。
【図２】図１に示すプリチャージ回路の機能を示す種々
の波形を示すタイムチャートである。
の波形を示すタイムチャートである。
１０ プリチャージ回路 １１ メモリバス １２ 閾値増幅器 １２ａ，１２ｂ インバータ １３ 分極回路 Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｐ１，Ｐ２，Ｐ３，Ｐ４ Ｍ
ＯＳトランジスタ Ｑ バイポーラトランジスタ
ＯＳトランジスタ Ｑ バイポーラトランジスタ
Claims (7)
- 【請求項１】 メモリバスと共に用いられるプリチャー
ジ回路であって、クロック信号（φ）によって駆動され
るバイポーラトランジスタ（Ｑ）を備えており、該バイ
ポーラトランジスタのベース（Ｂ）が、前記メモリバス
（１１）に接続されている入力を有するしきい値増幅器
（１２）の出力にそれぞれ接続されたゲートを有する相
補型の第１及び第２の電界効果トランジスタ（Ｐ２，Ｎ
２）のドレイン−ソース経路を介して第１及び第２の給
電電位にそれぞれ接続されており、前記バイポーラトラ
ンジスタ（Ｑ）のコレクターエミッタ経路が前記メモリ
バスと前記第１の給電電位（Ｖｃｃ）との間に接続され
ており、前記クロック信号（φ）が、前記第１の給電電
位（Ｖｃｃ）と前記バイポーラトランジスタ（Ｑ）のベ
ース（Ｂ）との間で前記第１の電界効果トランジスタ
（Ｐ２）に直列に接続されているドレイン−ソース経路
を有する第３の電界効果トランジスタ（Ｐ１）を活動化
することを特徴とするメモリバスのプリチャージ回路。 - 【請求項２】 前記しきい値増幅器（１２）が前記メモ
リバス（１１）の所望のプリチャージ電圧（Ｖｐ）より
僅かに小さい値（Ｔａ）を有することを特徴とする請求
項１に記載のプリチャージ回路。 - 【請求項３】 前記クロック信号（φ）が、前記バイポ
ーラトランジスタ（Ｑ）のベース（Ｂ）と前記第２の給
電電位との間に接続されたドレイン−ソース経路を有す
る第４の電界効果トランジスタ（Ｎ１）を活動化し、こ
れにより、該第４の電界効果トランジスタのドレイン−
ソース経路が前記第２の電界効果トランジスタのドレイ
ン−ソース経路と並列接続されることを特徴とする請求
項１または２に記載のプリチャージ回路。 - 【請求項４】 前記バス（１１）が、前記クロック信号
（φ）により制御され且つ該バスの所望のプリチャージ
電圧（Ｖｐ）に調整されている分極回路（１３）に接続
されていることを特徴とする請求項１から３のいずれか
一項に記載の回路。 - 【請求項５】 前記分極回路（１３）が、前記バス（１
１）の所望のプリチャージ電圧（Ｖｐ）に調整された分
極電圧を供給する分圧器（Ｎ４，Ｐ４）を含んでいるこ
とを特徴とする請求項４に記載の回路。 - 【請求項６】 前記分極回路（１３）がダイオードとし
て接続された相補型の２つの電界効果トランジスタ（Ｎ
４，Ｐ４）を含んでおり、該トランジスタ寸法が、前記
分極電圧を前記バスの所望のプリチャージ電圧（Ｖｐ）
に調整するように相互に選択されることを特徴とする請
求項４に記載の回路。 - 【請求項７】 前記分極回路（１３）のダイオードとし
て接続された前記２つのトランジスタ（Ｎ４，Ｐ４）
が、クロック信号（φ）の直接形態及び相補形態により
それぞれ制御された相補型の２つの電界効果トランジス
タ（Ｎ３，Ｐ３）と共に、前記２つの供給電位間に直列
に接続されていることを特徴とする請求項６に記載の回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8916954A FR2656455B1 (fr) | 1989-12-21 | 1989-12-21 | Circuit de precharge d'un bus de memoire. |
| FR8916954 | 1989-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212783A JPH04212783A (ja) | 1992-08-04 |
| JPH07101556B2 true JPH07101556B2 (ja) | 1995-11-01 |
Family
ID=9388797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2418286A Expired - Fee Related JPH07101556B2 (ja) | 1989-12-21 | 1990-12-21 | メモリバスのプリチャージ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5243571A (ja) |
| EP (1) | EP0434495B1 (ja) |
| JP (1) | JPH07101556B2 (ja) |
| DE (1) | DE69021704T2 (ja) |
| ES (1) | ES2078328T3 (ja) |
| FR (1) | FR2656455B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2771729B2 (ja) * | 1992-04-16 | 1998-07-02 | 三菱電機株式会社 | チャージポンプ回路 |
| JP2801824B2 (ja) * | 1992-12-28 | 1998-09-21 | 株式会社東芝 | 半導体集積回路装置 |
| DE69411312T2 (de) * | 1993-04-19 | 1999-02-11 | Philips Electronics Nv | BiCMOS Ausgangstreiberschaltung |
| US5495191A (en) * | 1994-03-25 | 1996-02-27 | Sun Microsystems, Inc. | Single ended dynamic sense amplifier |
| US5629634A (en) * | 1995-08-21 | 1997-05-13 | International Business Machines Corporation | Low-power, tristate, off-chip driver circuit |
| KR100452176B1 (ko) * | 1995-11-30 | 2005-01-05 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 전류원-숏회로 |
| JP3210567B2 (ja) * | 1996-03-08 | 2001-09-17 | 株式会社東芝 | 半導体出力回路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4208730A (en) * | 1978-08-07 | 1980-06-17 | Rca Corporation | Precharge circuit for memory array |
| GB2070372B (en) * | 1980-01-31 | 1983-09-28 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| JPS5925423A (ja) * | 1982-08-04 | 1984-02-09 | Hitachi Ltd | 半導体装置 |
| JPS60125998A (ja) * | 1983-12-12 | 1985-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60163295A (ja) * | 1984-02-03 | 1985-08-26 | Hitachi Ltd | 半導体記憶装置 |
| JP2544343B2 (ja) * | 1985-02-07 | 1996-10-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4873673A (en) * | 1986-12-03 | 1989-10-10 | Hitachi, Ltd. | Driver circuit having a current mirror circuit |
| JPH0810556B2 (ja) * | 1986-04-17 | 1996-01-31 | 株式会社日立製作所 | 半導体メモリ回路 |
| JPS6369096A (ja) * | 1986-09-10 | 1988-03-29 | Sony Corp | プリチヤ−ジ回路 |
| US5058067A (en) * | 1990-06-06 | 1991-10-15 | National Semiconductor Corporation | Individual bit line recovery circuits |
| US5103113A (en) * | 1990-06-13 | 1992-04-07 | Texas Instruments Incorporated | Driving circuit for providing a voltage boasted over the power supply voltage source as a driving signal |
| US5070261A (en) * | 1990-12-04 | 1991-12-03 | Texas Instruments Incorporated | Apparatus and method for translating voltages |
-
1989
- 1989-12-21 FR FR8916954A patent/FR2656455B1/fr not_active Expired - Fee Related
-
1990
- 1990-12-07 EP EP90403494A patent/EP0434495B1/fr not_active Expired - Lifetime
- 1990-12-07 DE DE69021704T patent/DE69021704T2/de not_active Expired - Fee Related
- 1990-12-07 ES ES90403494T patent/ES2078328T3/es not_active Expired - Lifetime
- 1990-12-18 US US07/629,224 patent/US5243571A/en not_active Expired - Fee Related
- 1990-12-21 JP JP2418286A patent/JPH07101556B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0434495A1 (fr) | 1991-06-26 |
| EP0434495B1 (fr) | 1995-08-16 |
| FR2656455B1 (fr) | 1992-03-13 |
| FR2656455A1 (fr) | 1991-06-28 |
| US5243571A (en) | 1993-09-07 |
| JPH04212783A (ja) | 1992-08-04 |
| DE69021704D1 (de) | 1995-09-21 |
| ES2078328T3 (es) | 1995-12-16 |
| DE69021704T2 (de) | 1996-02-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930003929B1 (ko) | 데이타 출력버퍼 | |
| US6236249B1 (en) | Power-on reset circuit for a high density integrated circuit | |
| JPH097374A (ja) | 半導体メモリ装置のデータ出力バッファ | |
| JP3702038B2 (ja) | 遅延回路 | |
| JPS62500063A (ja) | 電子信号の立上り時間改良用補助回路 | |
| JP2862744B2 (ja) | 半導体メモリ装置のデータ出力バッファ | |
| JP3113853B2 (ja) | データ出力バッファ回路 | |
| JPH07101556B2 (ja) | メモリバスのプリチャージ回路 | |
| KR920005479A (ko) | Mos드라이버회로 | |
| JPH0249519B2 (ja) | ||
| JP2997476B2 (ja) | ＢｉＣＭＯＳによるドライバ回路 | |
| JP2908755B2 (ja) | クランプ機能を有するデータ出力バッファ | |
| US4242738A (en) | Look ahead high speed circuitry | |
| JP2533213B2 (ja) | 半導体集積回路 | |
| JPH05291939A (ja) | Ｃｍｏｓセルフブースト回路 | |
| US4354151A (en) | Voltage divider circuits | |
| US5576639A (en) | BICMOS level shifter of a semiconductor integrated circuit and data output buffer using the same | |
| US4529889A (en) | Sense amplifier latch voltage waveform generator circuit | |
| JPS6028075B2 (ja) | Ｆｅｔを用いたレベル変換／相補信号出力回路 | |
| JPH11273356A (ja) | バス電位中間電圧セット回路 | |
| JP3224712B2 (ja) | 論理＆レベル変換回路及び半導体装置 | |
| KR100609994B1 (ko) | 저 누설전류특성을 가지는 반도체 장치의 데이터 출력회로 | |
| KR0132368B1 (ko) | 데이타 출력버퍼 | |
| KR20020017393A (ko) | 반도체 메모리 소자의 전압발생장치 | |
| JPS61161824A (ja) | バスラインのプリチャージ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |