KR100452176B1 - 전류원-숏회로 - Google Patents

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Abstract

원-숏 전류 회로는 소정 기간동안 전류를 발생시키며, 상기 소정 기간은 입력 신호의 에지 레이트에 비례한다. 상기 회로는 입력 단자와 전류 발생 회로 사이에서 전류를 선택적으로 도전시키는 MOS 트랜지스터 장치를 포함한다. 전류 발생 회로는 회로 출력과 전원 전압사이의 주 전류 경로와 입력 단자에 결합된 베이스를 갖는 바이폴라 트랜지스터일 수 있다.

Description

전류 원-숏 회로
종래의 전류 원-숏 회로는 도 1에 도시되어 있다. 전류 원-숏 회로(100)는 입력 단자(10), 커패시터(C1), 저항(R1), 및 바이폴라 트랜지스터(Q1)를 포함한다. 트랜지스터(Q1)의 콜렉터는 제 1 전원 전압(Vcc)에 결합되고, 트랜지스터(Q1)의 이미터는 제 2 전원 전압(14), 예를 들어, 그라운드에 결합된다. 저항(R1)은 제 2 전원 전압(14)과 트랜지스터(Q1)의 베이스 사이에서 커패시터(C1)와 직렬로 결합된다. 커패시터(C1)는 저항(R1)과 입력 전압 단자(10) 사이에 결합된다. 정적(static) 상태에서, 트랜지스터(Q1)의 베이스는 저항(R1)을 통해 그라운드에 유지된다. 그러나, 입력 전압 Vin이 로우-하이(low-to-high) 전이를 할 때, 트랜지스터(Q1)의 베이스 전압은 커패시터(C1)를 통해 풀업(pull up)된다. 만일, Vin이 Q1의 베이스가 약 0.7볼트가 되도록 충분히 그리고 신속하게 상승한다면, 트랜지스터(Q1)가 턴-온(turn-on)되어 콜렉터를 흐르는 전류를 얻을 수 있다. 트랜지스터(Q1)는, 저항(R1)이 약 0.7볼트 아래로 베이스 전압을 방전할 때까지 온(ON)상태로 되어 있다. 따라서, 트랜지스터(Q1)는 Vin의 각각의 로우-하이 전이동안 전류 "원-숏"을 제공한다.
상기 전류 원-패스(one-pass) 회로에 관련된 몇몇 문제가 있다. 먼저, 전류 원-숏의 지속 기간을 제어하는 RC 시간 상수가 비선형이다. 실제로, 전류 지속 기간 대 입력 전압의 관계는 역 비선형 관계이며, 이로써, 더욱 짧은 에지 레이트(edge-rate)가 더욱 긴 원-숏 지속 기간을 야기한다. 또한, RC 기반 전류 원-숏 회로는 상당량의 실리콘을 필요로 한다. 따라서, 적은 실리콘을 필요로 하고 입력 신호에 따라 선형으로 변화하는 전류 원-숏 회로를 제공하는 것이 바람직하다.
본 발명은 전류 원-숏 회로(current one-shot circuit)에 관한 것으로, 보다 구체적으로는, BiCMOS 전류 원-숏 회로에 관한 것이다.
도 1은 종래 기술에 따른 전류 원-숏(one-shot) 회로를 도시하는 도면.
도 2는 본 발명의 제 1 실시예에 따른 전류 원-숏 회로를 도시하는 도면.
도 3은 본 발명의 제 2 실시예에 따른 전류 원-숏 회로를 도시하는 도면.
도 4는 본 발명의 제 3 실시예에 따른 전류 원-숏 회로를 도시하는 도면.
도 5는 본 발명의 제 4 실시예에 따른 전류 원-숏 회로를 도시하는 도면.
도 6은 본 발명의 제 5 실시예에 따른 전류 원-숏 회로를 도시하는 도면.
본 발명의 목적은 BiCMOS 전류 원-숏 회로를 제공하는 것이다. 본 발명의 또다른 목적은 종래의 전류 원-숏 회로들 보다 적은 실리콘을 이용하는 전류 원-숏 회로를 제공하는 것이다.
본 발명의 또다른 목적은 입력 전압을 비례적으로 추적하는(track) 전류 원-숏 회로를 제공하는 것이다.
본 발명의 바람직한 실시예에서, 바이폴라 트랜지스터를 흐르는 전류를 선택적으로 도전시키기 위해 바이폴라 트랜지스터의 베이스와 입력 단자 사이에 전류 경로를 선택적으로 제공하는 MOS 트랜지스터 네트워크를 포함하는 전류 원-숏이 제공된다.
본 발명의 또다른 목적 및 이점은 명세서로부터 더욱 명백해 질 것이다.
따라서, 본 발명은 이하 실시예로 설명될 부분의 구조, 소자들간의 조합, 및 장치의 특징을 포함하며, 본 발명의 범위는 청구범위에 기재되어 있다.
본 발명의 완벽한 이해를 위해, 첨부 도면을 참조하여 이하 상세한 설명을 설명한다. 도 2는 전류 원-숏 회로(200)를 도시하고 있다. 원-숏 회로(200)는 입력 단자(202), 인버터(U1), NMOS 트랜지스터(N1, N2), 및 바이폴라 트랜지스터(Q2)를 포함한다. 입력 단자(202)는 트랜지스터(N2)의 제어 전극 및 인버터(U1)의 입력에 결합된다. 트랜지스터(N1)는 입력 단자(202)에 결합된 제 1 도전 전극, 트랜지스터(Q2)의 베이스에 결합된 제 2 도전 전극, 및 인버터(U1)의 출력에 결합된 제어 전극을 갖는다. 트랜지스터(N2)는 트랜지스터(Q2)의 베이스에 결합된 제 1 도전 전극, 및 제 2 전원 전압(214), 예를 들어, 그라운드에 결합된 제 2 도전 전극을 갖는다. 트랜지스터(Q2)는 제 2 전원 전압(214)에 결합된 이미터와 출력단자(216)에 결합된 콜렉터를 가진다. 정적 환경에서, Vin이 하이(high) 또는 로우(low)일 때, 트랜지스터(Q2)의 베이스는 트랜지스터들(N2, N1)을 통해 각각 그라운드 또는 Vin(로우)으로 방전된다. Vin이 하이일 때 트랜지스터(N1)는 오프(off)되고, 인버터(U1)의 출력은 로우가 되며, 트랜지스터(N2)는 온 된다. Vin이 논리적 로우 레벨일 때, 트랜지스터(N1)는 온 되고, 인버터(U1)의 출력은 하이이며, 트랜지스터(N2)는 오프 된다. Vin이 로우-하이 전이를 할 때, 트랜지스터(N1)는 입력 단자(202)로부터 트랜지스터(Q2)의 베이스까지의 도전 경로를 제공한다. Vin이 약 0.7볼트일 때, 트랜지스터(Q2)는 온 되기 시작하고 트랜지스터(Q2)의 베이스에서의 전압은 그라운드 이상의 다이오드 전압 강하로 클램핑된다. Vin이 로우-하이 전이를 지속함에 따라, (Vin이 NMOS 임계 전압을 초과하자마자 온 되기 시작하는) 두 트랜지스터들(N1, N2)은 더 많은 전류를 도전시킨다. 트랜지스터들(N1, N2)의 사이즈는 원하는 비율의 전류가 Q2의 베이스에 들어가도록 설정된다. 바람직한 실시예에서, 일반적으로 트랜지스터(N1)는 트랜지스터(N2)보다 더 크다.
Vin이 인버터(U1)의 임계 전압을 초과할 때, 인버터(Q1)의 출력은 로우가 되며, 트랜지스터(N1)는 오프된다. 그때, 트랜지스터(N2)는 Q2의 베이스를 그라운드로 방전시키고, 트랜지스터(Q2)는 오프된다. 따라서, 상기 로우-하이 전이동안, 트랜지스터(Q2)는 원-숏 전류를 생성한다.
도 3은 본 발명의 또다른 실시예를 도시한다. 전류 원-숏 회로(300)는 Vin의 하이-로우 전이동안 동작한다. 전류 원-숏 회로(300)는 입력 단자(302), PMOS 트랜지스터들(P1, P2), 인버터(U2), 및 바이폴라 트랜지스터(Q3)를 포함한다. 입력 단자(302)는 인버터(U2)의 입력 및 트랜지스터(P1)의 제어 전극에 결합된다. 트랜지스터(P1)는 제 1 전원 전압(Vcc)에 결합된 제 1 도전 전극, 및 트랜지스터(Q3)의 베이스에 결합된 제 2 도전 전극을 갖는다. 트랜지스터(P2)는 트랜지스터(Q3)의 베이스에 결합된 제 1 도전 전극, 입력 단자(302)에 결합된 제 2 도전 전극을 갖는다. 트랜지스터(Q3)는 제 1 전원 전압(Vcc)에 결합된 이미터 및 출력 단자(316)에 결합된 콜렉터를 갖는다.
정적 환경에서, Vin이 로우 또는 하이 중 하나일 때, 트랜지스터(Q3)의 베이스는 Vcc또는 Vin 으로 유지되고 오프된다. Vin이 하이일 때, 트랜지스터(P1)는 오프되고, 인버터(U2)의 출력은 로우이며, 트랜지스터(P2)는 온되어 트랜지스터(Q2)의 베이스에 입력 전압(Vin)이 나타나도록 한다. Vin이 로우일 때, 트랜지스터(P1)는 온되고, 인버터(U2)의 출력은 하이이며, 트랜지스터(P2)는 오프되어, 트랜지스터(Q3)의 베이스에 Vcc가 나타나도록 한다.
Vin이 하이-로우 전이를 시작할 때, 트랜지스터(P2)는 입력 단자(302)와 트랜지스터(Q3)의 베이스 사이에 도전 경로를 제공한다. Q3은 Vin=Vcc-0.7일 때 온 되기 시작하며, 트랜지스터(Q3)의 베이스에서의 전압은 Vcc아래의 다이오드 전압 강하로 클램핑된다. Vin이 전이를 계속함에 따라, 트랜지스터들(P1, P2)은 더 많은 전류를 계속 도전시키는데, 이는 Vin이 그 임계 전압 아래로 떨어질 때 트랜지스터(P1)가 온되기 때문이다.
Vin이 인버터(U2)의 임계 전압 아래로 떨어질 때, 인버터(U2)의 출력은 하이가 되며, 트랜지스터(P2)는 오프된다. 트랜지스터(P1)는 온되고, 트랜지스터(Q3)의 베이스는 Vcc까지 방전되며, 트랜지스터(Q3)는 오프된다. 따라서, 상기 하이-로우 전이 동안, 트랜지스터(Q3)는 원-숏 전류를 생성한다.
도 4는 본 발명의 제 3 실시예에 따른 전류 원-숏 회로를 도시한 것이다. 전류 원-숏 회로(400)는 저항(R2)이 트랜지스터(N2) 대신에 트랜지스터(Q3)의 베이스 풀-오프(pull-off)를 제공한다는 점 외에는 실질적으로 도 2의 회로와 동일하다.
마찬가지로, 도 5는 트랜지스터(N2)의 제어 전극이 제 1 전원 전압(Vcc)에 직접 결합되어 Q3의 베이스 풀-오프를 제공한다는 점 외에는 도 2에 도시된 회로와 실질적으로 동일한 전류 원-숏 회로(500)를 도시한다.
도 6은 트랜지스터(N1)의 제어 전극이 외부 전압 단자(610)에 결합되어 외부 전압 신호(Vext)를 수신한다는 점 외에는 도 2에 도시된 원-숏 회로와 유사한 전류 원-숏 회로(600)를 도시한다.
따라서, 상기 설명으로부터 상기 목적들을 알 수 있고 달성할 수 있으며, 본발명의 정신과 범위를 벗어나지 않고 상기 구성에 임의의 변경이 이루어질 수도 있기 때문에, 상기 설명에 포함되거나 또는 첨부 도면에 도시된 모든 내용은 예시적인 것으로 해석되어야 하며, 제한적인 것으로 의도된 것은 아니다.
또한, 이하의 청구범위는 본 명세서에 기술된 본 발명의 일반적 특징 및 특정의 특징들 모두를 포함하는 것이며 본 발명의 범위의 모든 설명은 그 안에 있다.

Claims (10)

  1. 제 1 전원 전압과 제 2 전원 전압 사이에서 동작하며 입력 신호를 수신하고 출력 단자에 원-샷 전류를 발생하는 회로에 있어서:
    상기 입력 신호를 수신하여 제어 신호를 발생하기 위한 입력 단자를 갖는 제어 회로; 및
    상기 제어 신호에 응답하여 소정 기간동안 전류를 발생하기 위한 수단으로서, 상기 소정 기간은 상기 입력 신호의 에지 레이트(edge rate)에 정비례(directly proportional)하는, 상기 전류 발생 수단을 포함하고,
    상기 회로는 또한, RC 네트워크를 포함하지 않고서, 상기 발생 수단에 흐르는 전류를 선택적으로 도전시키기 위해 상기 발생 수단과 입력 단자 사이에 전류 경로를 선택적으로 제공하는 MOS 트랜지스터 네트워크를 더 포함하여 상기 입력 신호의 에지 레이트에 대한 상기 원-샷 전류의 응답성을 제어하는, 원-샷 전류 발생 회로.
  2. 제 1 항에 있어서, 상기 소정 기간은 상기 입력 신호의 에지 레이트의 선형 함수로서 변동하는, 원-샷 전류 발생 회로.
  3. 제 1 항에 있어서, 상기 전류 발생 수단은, 상기 제어 회로에 결합된 베이스와 상기 제 1 전원 전압 및 상기 제 2 전원 전압 중 하나에 결합된 제 1 도전 전극을 갖는 바이폴라 트랜지스터를 포함하는, 원-샷 전류 발생 회로.
  4. 제 3 항에 있어서, 상기 제어 회로는, 상기 입력 단자에 결합된 제1 도전 전극, 상기 바이폴라 트랜지스터의 베이스에 결합된 제2 도전 전극 및 전압 단자에 결합된 제어 전극을 갖는 NMOS 트랜지스터와, 상기 바이폴라 트랜지스터의 베이스와 상기 제2 전원 전압 사이에 결합된 저항을 포함하는, 원-샷 전류 발생 회로.
  5. 제 3 항에 있어서, 상기 제어 회로는, 상기 입력 단자에 결합된 제 1 도전 전극, 상기 바이폴라 트랜지스터의 베이스에 결합된 제 2 도전 전극 및 전압 단자에 결합된 제어 전극을 갖는 제 1 NMOS 트랜지스터와, 상기 바이플라 트랜지스터의 베이스에 결합된 제 1 도전 전극, 상기 제 2 전원 전압에 결합된 제 2 도전 전극 및 상기 제1 전원 전압에 결합된 제어 전극을 갖는 제 2 NMOS 트랜지스터를 포함하는, 원-샷 전류 발생 회로.
  6. 제 3 항에 있어서, 상기 제어 회로는, 상기 제1 전원 전압에 결합된 제 1 도전 전극, 상기 바이폴라 트랜지스터의 베이스에 결합된 제 2 도전 전극 및 상기 입력 단자에 결합된 제어 전극을 갖는 제 1 PMOS 트랜지스터와, 상기 바이폴라 트랜지스터의 베이스에 결합된 제 1 도전 전극, 상기 입력 단자에 결합된 제 2 도전 전극 및 전압 단자에 결합된 제어 전극을 갖는 제 2 PMOS 트랜지스터를 포함하는, 원-샷 전류 발생 회로.
  7. 제 6 항에 있어서, 상기 입력 단자에 결합된 입력과 상기 전압 단자에 결합된 출력을 갖는 인버터를 더 포함하는, 원-샷 전류 발생 회로.
  8. 제 3 항에 있어서, 상기 제어 회로는, 상기 입력 단자에 결합된 제1 도전 전극, 상기 바이폴라 트랜지스터의 베이스에 결합된 제2 도전 전극 및 전압 단자에 결합된 제어 전극을 갖는 제1 NMOS 트랜지스터와, 상기 바이폴라 트랜지스터의 베이스에 결합된 제1 도전 전극, 상기 제2 전원 전압에 결합된 제2 도전 전극 및 상기 입력 단자에 결합된 제어 전극을 갖는 제2 NMOS 트랜지스터를 포함하는, 원-샷 전류 발생 회로.
  9. 제 8 항에 있어서, 상기 입력 단자에 결합된 입력과 상기 전압 단자에 결합된 출력을 갖는 인버터를 더 포함하는, 원-샷 전류 발생 회로.
  10. 제8항에 있어서, 상기 전압 단자는 상기 제1 NMOS 트랜지스터의 도전 상태를 제어하기 위한 외부 전압 신호를 수신하는, 원-샷 전류 발생 회로.
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