JP2997476B2 - ＢｉＣＭＯＳによるドライバ回路 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はBiCMOSによるドライバ回路に関するものであ
り、特にダーリントン回路を有するドライバ回路に関す
るものである。

＜従来の技術＞ BiCMOSドライバ回路の出力端に接続されている負荷に
おいて、論理「１」に相当する電圧を確実なものとする
ためには、ドライバ回路の出力端からの論理「１」の電
圧が、このドライバ回路に供給される電圧値に近い値も
しくはそれ以上の値を有することが望ましい。この望ま
しい状態が生起していれば、論理「１」と論理「０」と
の間の区別がより良好に行なわれうるであろう。加え
て、高速のスイッチング速度、ひいては、短小な応答時
間のためには、低入力負荷（その回路の入力端経由で流
入する微小電流）のBiCMOSドライバを備えていることが
望ましい。さらに、高出力負荷能力（出力負荷に大電流
を供給する能力）も望まれる。ところが困ったことに、
従来技術のBiCMOSドライバでは、高出力負荷能力と低入
力負荷とを同時的に実現すること、さらには、その出力
端に、ドライバ回路への供給電圧値近く、もしくはそれ
以上の論理「１」を提供することは不可能であった。

従来技術に係わる問題点や制約について添付の第１図
と第２図を参照しながら以下に詳細な説明を行う。

標準的なBiCMOSドライバ回路を第１図に示す。入力端
ノードINでの論理「０」（Ｌレベル電圧）は、CMOSイン
バータ２を介してノードＡに論理「１」を生成する。NM
OSトランジスタ４、６とバイポーラトランジスタ８に関
しては、入力端ノードINが論理「０」の故、オフとな
る。

その状態では、ノードＡの電位が、概ね回路電源の電
圧Vccに保たれている。プルアップ用バイポーラトラン
ジスタ10は、そのベースにノードＡから電圧Vccを受け
ることでオンとなり、これにより電源電圧Vcc依存で出
力端ノードOUTに給電する。

第１図に示すBiCMOSドライバ回路のスイッチング速度
は、CMOSインバータ２のPMOSとトランジスタ16の寸法に
依存する。PMOSトランジスタ16が大きければ大きい程、
PMOSトランジスタ16のMOSキャパシタ15を充電するのに
より多くの電荷が必要であり、従ってMOSキャパシタ15
を充放電するのにより多くの電流を必要とし、換言すれ
ば、入力負荷が大きくなる。結局のところ、BiCMOSドラ
イバ回路のスイッチング速度は、PMOSトランジスタ16の
寸法増加に伴なって減少する。（但し、PMOSトランジス
タ16のMOSキャパシタ15がPMOSトランジスタ16の寸法に
応じて増加するものと仮定する。） ＜発明が解決しようとする問題点＞ 従って、スイッチング速度の増大を図るに当っては、
PMOSトランジスタ16内のMOSキャパシタ15による入力負
荷の増大は抑制されるべきであり、その結果としてPMOS
トランジスタ16の寸法も小さな値に保たれるべきであ
る。しかしながら、バイポーラトランジスタ10のプルア
ップ速度はBiCMOSドライバ回路のスイッチング速度に直
接影響を及ぼすので、バイポーラトランジスタ10のベー
スに迅速かつ充分な給電を行うには、PMOSトランジスタ
16を大きなものとする必要があり、そうすることで初め
て、出力端ノードOUTでの電圧を迅速にプルアップする
ことができるのである。それ故に、従来技術では、PMOS
トランジスタ16の寸法とバイポーラオランジスタ10のベ
ースでの負荷効果とによる制約に起因して、BiCMOSドラ
イバ回路が、自己の達成可能な最大スイッチング速度を
実現することができなかった。

高出力負荷能力は、プルアップ用バイポーラトランジ
スタ10の寸法に支配される。高出力負荷能力が望まれる
のは、出力負荷能力の増加が必然的に出力端でのより大
きい負荷の駆動を可能にし、結局は、ノードOUTからの
ファンアウト（或る回路の１つの出力ラインで駆動され
得る最大の同種負荷回路数）が増加するからである。プ
ルアップ用バイポーラトランジスタ10は、出力端ノード
OUTに充分な電流を供給するには、大きなものでなけれ
ばならず、その結果として、初めて高出力負荷が可能と
なる。このことが更に波及して、プルアップ用バイポー
ラトランジスタ10を駆動するためのPMOSトランジスタ16
も大きなものでなければならなくなるという点で、PMOS
トランジスタ16にも寸法上の制約を課している。大きい
PMOSトランジスタ16が、オンとなっている期間中（入力
端ノードINが論理「０」である）電源電圧Vccへの低抵
抗路を形成して、プルアップ用トランジスタ10のベー
ス、即ち、ノードＡが電源電圧Vccを越えて顕著に昇圧
（ブートストラップ）することがないようにする。PMOS
トランジスタ16に形成される抵抗が小さいので、寄生コ
ンデンサ12と当該低抵抗とで形成されるRC時定数も比較
的小な値となる。寄生コンデンサ12の電荷は、ノードＡ
に接続されている該コンデンサ12の電極から低時定数で
すみやかに漏洩するので、ノードＡが電源電圧Vccを越
えて顕著に上昇することはない。かくして、BiCMOSドラ
イバ回路の出力端ノードであるノードOUTは、略々Vcc−
Vbeまでプルアップされるに留まる。第１図の回路に対
応するタイミング図を第２図に示す。第２図から明らか
なように、高出力負荷時に、論理「１」に対応するＨ電
圧レベルを最大限のものとすることは、従来技術では、
達成不可能であった。

＜本発明の目的＞ 従って、本発明の第１の目的は、新規にして改良され
たBiCMOSによるドライバ回路を提供することである。

本発明の第２の目的は、速いスイッチング速度が達成
される新規にして改良されたBiCMOSによるドライバ回路
を提供することである。

本発明の第３の目的は、低入力負荷特性が達成される
新規にして改良されたBiCMOSによるドライバ回路を提供
することである。

本発明の第４の目的は、高出力負荷特性が達成される
新規にして改良されたBiCMOSによるドライバ回路を提供
することである。

本発明の第５の目的は、論理「１」に対して高電圧値
のＨレベル電圧を生成する新規にして改良されたBiCMOS
によるドライバ回路を提供することである。

＜問題点を解決するための手段＞ 上述の本発明の目的は、コンデンサを利用すること
で、論理「１」に対応するＨレベルの出力電圧を回路電
源電圧、あるいはその近傍まで高めるようにしたBiCMOS
によるドライバ回路によって達成される。比較的小さな
ｐチャンネルトランジスタを含むCMOSインバータ18から
成る回路を入力端に接続して具えることにより、BiCMOS
ドライバ回路には、低入力負荷特性が実現される。さら
に、CMOSインバータ18のｐチャネルトランジスタをバイ
ポーラトランジスタ22に接続し、該トランジスタ22がプ
ルアップ用トランジスタ10とでダーリントン回路をBiCM
OSドライバ回路の出力端に形成することにより、該ドラ
イバ回路は高出力負荷特性をも呈する。

＜実施例＞ 第３図は本発明の一つの実施例の回路である。ノード
OUTからノードＢまでの間で測定される電流増幅率を増
加させるべく、バイポーラトランジスタ22が、プルアッ
プ用バイポーラトランジスタ10に接続されて、ダーリン
トン回路を形成している。CMOSインバータ18は、トラン
ジスタ22を駆動するもので、トランジスタ22のベースに
接続されている。バイポーラトランジスタ10のベース
は、ｐチャンネルトランジスタ16を含むCMOSインバータ
２の出力端に接続されている。ノードOUTは、トランジ
スタ10のエミッタに接続されており、バイポーラトラン
ジスタ８、ｎチャンネルトランジスタ４、６から成るプ
ルダウン手段にも接続されている。ｐチャンネルトラン
ジスタ16の寸法を小さくすることがここでは可能である
（例えば従来技術のチャンネル幅200ミクロンに対し
て、チャンネル幅は24ミクロン）が、この回路で大出力
負荷特性を達成するのに、トランジスタ22がプルアップ
用トランジスタ10に充分な電流を供給できるので、その
ような小さい寸法のｐチャンネルトランジスタが用いら
れる。さらには、トランジスタ16が小形であるというこ
とで、低入力負荷特性も達成される。ｐチャンネルトラ
ンジスタ16と寄生コンデンサ12とで形成されるRC時定数
が比較的大きな値になるように、ｐチャンネルトランジ
スタが小形のものであれば、VccとノードＡの間には、
充分に高いインピーダンスの電路が存在することになる
ので、ここでは寄生トランジスタ12が有利に活用でき
る。寄生コンデンサ12の放電速度が緩慢であることに起
因して、該コンデンサ12はノードＡの電圧を、電源電圧
Vcc以上に十分高く昇圧することができる。ノードＡ
は、最終的には、電源電圧Vccまで電圧降下することに
なろうし、ノードOUTはVcc−Vbeの電圧まで電圧降下す
ることになろう。しかしながら、このようなドライブ機
能が完了する時点までには、先行技術で得られる電圧レ
ベル以上の、より高い電圧レベルが、論理「１」のレベ
ルとして使用可能である。第３図に示す回路の残余の部
分は以下のように働く。プルダウン用バイポーラトラン
ジスタ８は、入力ノードINに論理「１」に対応するＨレ
ベルの電圧が印加されたときに、出力端ノードOUTを、
論理「０」に対応する接地電圧近くまで引き下げる役割
を果す。Ｎチャンネルトランジスタ６は、適切な時間間
隔で、即ち、出力端ノードOUTがＨレベルの電圧にある
期間ごとに、寄生コンデンサ14を放電する。Ｎチャンネ
ルトランジスタ４は、出力端に論理「０」が所望されて
いる間、換言すれば、入力端ノードINに論理「１」が供
給されている間にトランジスタ８を駆動する。上記BiCM
OSドライバ回路を更に詳細に解析すべく提示された第４
図は、本回路の或る特定の期間における要部箇所の電圧
波形を示すタイミング図である。第４図に示すように、
ノードOUT、ノードＢ、ノードＡは、低い入力レベルで
立ち上る。

第２図に示す従来技術の各ノードとは対象的に、これ
らノードでの立ち上り時間が減少しているのが注目され
る。

第５図は、本発明の第２の実施例の回路図である。本
実施例は第３図で示した実施例と同じではあるが、トラ
ンジスタ10のベース−エミッタ間に、直列の抵抗30を伴
なって接続された外付けのコンデンサ26が追加されてい
る点が異なっており、これによりノードＡの電圧が電源
電圧Vccを大きく越えて昇圧する。それに加えて、外付
けのコンデンサ26と抵抗30とコンデンサ28とから成る回
路は、出力端ノードOUTの電圧を、第３図に示す実施例
のそれよりも高いレベルに到達させ、これより、同実施
例のそれよりも高速のスイッチング動作を可能にする。
この回路により、ノードＡを昇圧することに関し、寄生
コンデンサ12のみに依存することがないようにする。こ
の回路の作動を説明すれば以下の通りである。出力端ノ
ードOUTがＬレベルからＨレベルに移行中の期間、コン
デンサ28の負荷効果の故に、ノードＥの電圧がノードOU
Tの電圧に対して遅れて上昇する。ノードＥの電圧がノ
ードOUTの電圧に追い着いて均衡するまで、コンデンサ2
8は抵抗30経由で充電されるが、均衡時には、ノードOUT
から抵抗30を通ってノードＥに流れる電流が枯渇する。
その時同時に、ノードＥでの電荷増加による電圧上昇の
結果として、ノードＡの電圧がコンデンサ26の他端側か
ら傘上げされて、電源電圧Vccを越えて昇圧されてゆ
く。ノードＥが概ね電源電圧Vccに達する時点頃に、ノ
ードＡの電圧は電源電圧Vcc以上の電圧値から電源電圧V
ccに略等しい電圧値へ向けて電圧降下を開始する。この
電圧降下は、ノードＡに接続されているラトランジスタ
16を通じて、コンデンサ26の電荷が電源電圧Vcc接続に
向けて放電するのに起因している。第６図は、この回路
の、或る特定の期間における主要箇所の電圧波形を示す
タイミング図である。第６図から明らかなように、立ち
上り時間と、到達された電圧上限は、第２図に示す従来
技術での両者よりも良好になっている。さらに言うなら
ば、上ち上り時間と電圧限界は第４図に示す実施例のも
のよりも良好になっている。

第７図は本発明の第３の実施例を図示するものである
が、これは第５図の変形例であり、第５図のコンデンサ
28と抵抗30とが、縦続接続の２個のCMOSインバータで置
き換えられたものである。２個のCMOSインバータ66、67
は、外付けのコンデンサ抵抗回路に比べて内部損失の減
少をもたらす。この回路のタイミング図を第８図に示
す。第８図の波形は、第２図、第４図、第６図のいずれ
に示されたものよりも平坦で高い出力電圧特性を呈して
しる。

第９図は本発明の第４の実施例を図示するものである
が、第５図のBiCMOSドライバにNORゲートを接続したも
のとして第９図の回路全体がBiCMOS NORドライバ回路で
特徴づけられる。この回路は、大きな入力負荷を伴うこ
とのないNORゲートドライバの採用を可能にするもので
あり、従って、ドライバ回路での高速のスイッチング速
度の達成をも可能とするものである。入力端in1とin2に
おける同時的な論理「０」の入力だけが、出力端で論理
「１」を生成させることになろう。in1＝論理「０」、i
n2＝論理「０」が入力されている期間中、電流は、電源
電圧Vccからｐチャンネルトランジスタ50、ｐチャンネ
ルトランジスタ49経由でプルアップ用バイポーラトラン
ジスタ10へ向けて流入可能である。in1＝論理「０」、i
n2＝論理「０」以外の入力論理のすべてに対して、抵抗
52とｎチャンネルトランジスタ40、42、44、46、45とを
含む回路が、２つのトランジスタ22、10のいずれかのベ
ースに電流を流さないようにする。

２個以上の入力端を含むNORゲートで、以上に開示さ
れた実施例のBiCMOSドライバ回路を実施することも本発
明の範囲内である。更に、NORゲート論理素子を用いな
ければならないわけでもない。ドライバ回路を、ANDゲ
ート、NANDゲートあるいはORゲートあるいはそれらの組
合せにより実施することも可能であろうが、それらゲー
トは、すべて２個以上の入力端を有するものであっても
よいのである。

本発明は、本発明の好ましい実施例と特定の代替例に
関して、本明細書中に詳述してきたが、本記載は単に例
示のためのものであって、限定した意味で解釈されるべ
きではないことを了解すべきである。さらに、本発明の
実施例の細部における数多くの変更、並びに本発明の付
加的実施例は、本記載に関連する技術分野に属する者に
とっては明白であろうし、そのような者によってなされ
ることもあろうことを了解すべきである。例えば、ｎチ
ャンネルトランジスタを全体に亘ってｐチャンネルトラ
ンジスタに置き換えてもよいし、またその逆でもよい。
さらに、それが好ましいとは言え、CMOSインバータを用
いなければならないと言うことでもない。現存するすべ
てのタイプのインバータが考慮の対象となる。そのよう
な変更並びに付加的実施例はすべて、頭記の本発明の特
許請求の範囲の技術思想の範囲内にあるとみなすべきで
ある。従って、本発明は、本明細書の特許請求の範囲の
記載によってのみ限定されるよう意図するものである。

本発明を要約するに、本発明により提案されるドライ
バ回路は、入力負荷が減少し、許容される出力負荷が増
大し、且つ論理「１」に対応するＨレベルの電圧が高電
圧値を有するものである。これら成果は、プルアップ用
トランジスタに協働させて昇圧を可能にするコンデンサ
・抵抗回路を用いることによって達成される。

＜その他の開示事項＞ 上記の説明に付け加えて、更に以下の各項を開示す
る。

（１）第１のバイポーラプルアップ用トランジスタのベ
ースとエミッタの間の寄生容量を含む、第１のバイポー
ラトランジスタに接続された第１のインバータを含むタ
イプの改良された駆動回路において、 第２のバイポーラプルアップ用トランジスタを第一の
バイポーラプルアップ用トランジスタのベースに接続
し、 該第１のバイポーラプルアップ用トランジスタのエミ
ッタ電圧を第二の所定の電圧より上に上昇させるよう
に、該寄生コンデンサが該第１のバイポーラプルアップ
用トランジスタの該ベースを第一の所定の電圧より上に
昇圧させることが可能な該第１のインバータ内に設けら
れた抵抗路とから成る改良である、駆動回路。

（２）該バイポーラプルアップ用トランジスタでダーリ
ントン回路を形成するよう、該第２のバイポーラプルア
ップ用トランジスタを該第１のバイポーラプルアップ用
トランジスタに接続する、付記第１項記載の駆動回路。

（３）該第１のインバータがCMOSインバータである、改
良された駆動回路。

（４）該第２のバイポーラプルアップ用トランジスタの
ベースに接続された第２のインバータから更に成る、付
記第１項記載の駆動回路。

（５）該第２のインバータがCMOSインバータである、付
記第４項記載の駆動回路。

（６）該第１のバイポーラプルアップ用トランジスタの
該エミッタに接続された電圧プルダウン用回路を更に含
む、付記第１項記載の改良された駆動回路。

（７）第２のバイポーラプルアップ用トランジスタのベ
ースは、ORゲート、NORゲート、ANDゲート、NANDゲート
並びにそれらの組合せから成る群から選ばれた論理ゲー
トを含む回路に接続されている、付記第１項記載の改良
された駆動回路。

（８）第１のバイポーラプルアップ用トランジスタに接
続された第１のインバータを含むタイプの改良された駆
動回路にして、 その改良は、 該第２のバイポーラプルアップ用トランジスタを該第
１のバイポーラプルアップ用トランジスタのベースに接
続し、 コンデンサ回路を該第１のバイポーラプルアップ用ト
ランジスタベースとエミッタ間に接続し、 該第１のバイポーラプルアップ用トランジスタのエミ
ッタ電圧を第二の所定の電圧以上に上昇させるよう、該
第１のバイポーラプルアップ用トランジスタの該ベース
を第一の所定の電圧以上に昇圧せしめることのできる抵
抗路を該第１のインバータ内部に具えることから成る、
改良された駆動回路。

（９）該第１のインバータはCMOSインバータである、付
記第８項記載の駆動回路。

（10）該第２のバイポーラトランジスタは、二個の該バ
イポーラトランジスタでダーリントン回路を形成するよ
う、該第１のバイポーラトランジスタに接続されてい
る、付記第９項記載の駆動回路。

（11）第２のインバータは該第２のバイポーラプルアッ
プ用トランジスタのベースに接続されている、付記第８
項記載の駆動回路。

（12）該コンデンサ回路は、 第１の電極が該第１のバイポーラプルアップ用トラン
ジスタの該ベースに接続されている、第１と第２の電極
を含む第２のコンデンサと、 該第１のコンデンサの該第２の電極と該第１のバイポ
ーラプルアップ用トランジスタの該エミッタに、且つそ
の両者の間に接続されている抵抗と、 該抵抗と該第２のコンデンサの該第２の電極とに接続
されている第２のコンデンサと、 を含む、付記第８項記載の改良された駆動回路。

（13）第１のバイポーラプルアップ用トランジスタのエ
ミッタに接続されているプルダウン用回路を更に含む、
付記第８項記載の改良された駆動回路。

（14）該コンデンサ回路が、 第１の電極が該第１のバイポーラプルアップ用トラン
ジスタの該ベースに接続されている、第１と第２の電極
を含む、第１のコンデンサと、 直列に接続された一対のインバータと、 を含み、該一対のインバータは該第１のコンデンサの該
第２の電極と該第１のバイポーラプルアップ用トランジ
スタの該エミッタに、且つその両者の間に接続されてい
る、付記第８項記載の改良された駆動回路。

（15）該第二のバイポーラプルアップ用トランジスタの
該ベースが、ORゲート、NORゲート、ANDゲート、NANDゲ
ート並びにそれらの組合せから成る群から選ばれた論理
ゲートを含む回路に接続されている、付記第８項記載の
改良された駆動回路。

（16）第１のバイポーラプルアップ用トランジスタのエ
ミッタに接続されているプルダウン用回路を更に含む、
付記第11項記載の改良された駆動回路。

（17）第１のインバータと、 該第１のインバータの出力端に接続された第１のバイ
ポーラトランジスタと、 該第１のバイポーラトランジスタのベースに接続され
た第２のバイポーラトランジスタと、 該第２のバイポーラトランジスタのベースに接続され
た第２のインバータと、 該第１のバイポーラトランジスタの出力端に接続され
た電圧プルダウン手段と、 から成る駆動回路。

【図面の簡単な説明】

第１図は、従来技術のBiCMOSドライバ回路を示す回路図
である。 第２図は、第１図に示す従来技術のBiCMOSドライバ回路
の、主要ノードの電圧を示すタイミング図である。 第３図は、本発明の第１の実施例を示す回路図である。 第４図は、第３図に示す本発明の第１の実施例の主要ノ
ードの電圧を示すタイミング図である。 第５図は、本発明の第２の実施例を示す回路図である。 第６図は、第５図に示す本発明の第２の実施例の主要ノ
ードの電圧を示すタイミング図である。 第７図は、本発明の第３の実施例を示す回路図である。 第８図は、第７図に示す本発明の第３の実施例の主要ノ
ードの電圧を示すタイミング図である。 第９図は、本発明の第４の実施例を示す回路図である。 図中、参照番号は次の通りである。 ２、18……CMOSインバータ 10、22……バイポーラプルアップ用トランジスタ 12、14……寄生コンデンサ 16……PMOSトランジスタ 26、28……コンデンサ 30……抵抗

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−141013（ＪＰ，Ａ) 特開 昭60−42935（ＪＰ，Ａ) 特開 昭55−141827（ＪＰ，Ａ) 特開 昭64−25622（ＪＰ，Ａ) 特開 平１−295526（ＪＰ，Ａ) 特開 昭56−48715（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力端子と第１のバイポーラプルアップト
   ランジスタのベースに接続された出力端子をもつ第１の
   CMOSインバータを有し、該第１のバイポーラプルアップ
   トランジスタのコレクタは電源に接続され、又、この第
   １のプルアップトランジスタのエミッタは出力端子に接
   続され、又、この第１のプルアップバイポーラトランジ
   スタはこの第１のバイポーラプルアップトランジスタの
   ベースとエミッタの間に寄生容量を含む、ドライバ回路
   において、 該第１のバイポーラプルアップトランジスタのベースに
   接続されたエミッタと該電源に接続されたコレクタと第
   ２のCMOSインバータの出力端子に接続されたベースを持
   つ第２のバイポーラプルアップトランジスタを有し、該
   第２のCMOSインバータは該第１のCMOSインバータの入力
   端子に接続された入力端子を有し、かつ 第１のCMOSインバータ中に寄生抵抗を有し、この寄生抵
   抗は該寄生容量が該電源電圧以上に該第１のバイポーラ
   プルアップトランジスタのベースをブーストすることを
   可能にすることを特徴とするドライバ回路。