JPH0241114B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明はセンス増幅器に係り、特にスタテイツ
ク型半導体メモリのビツト線対、またはデータバ
ス線対間の電位差を増幅するCMOS高速センス
増幅器に関する。

(2) 技術の背景 最近の半導体メモリの高集積化に伴ない、メモ
リセルを構成する各トランジスタは益々微細化さ
れて来ている。このため、トランジスタの駆動能
力が小さくなつて来ており、読み出し時における
ビツト線及びデータバス線の電位変化は緩慢にな
つて来ている。また、ビツト線及びデータバス線
対の間の電位差も少なくなつて来ている。このよ
うに、電位変化が緩慢でかつ電位差の少ないビツ
ト線対またはデータバス線対の電位変化を高速で
検出するためには、改良されたセンス増幅器が要
求される。

(3) 従来技術と問題点 第１図は従来のセンス増幅器を示す回路図であ
る。同図に示されるように、従来、単一の非対称
差動増幅器SA₁若しくは同一の回路形式をした２
つの非対称差動増幅器SA₁およびSA₂で構成され
たセンス増幅器が知られている。しかし、これら
の従来形では、出力プルアツプ用トランジスタ
Q₀₁およびQ₀₂のみによつてセンス増幅器の出力
を立上らせているので、出力の立上り時間が長い
こと、および、センス増幅器の出力振幅が接地電
位から電源電位までと大きいことのために、ビツ
ト線対の電位の反転時からセンス増幅器の出力電
位の反転時迄の時間が長く、高速動作に適さない
という問題がある。

(4) 発明の目的 従つて本発明の目的は、同一の回路形式をした
２つの非対称差動増幅器を用い、入力の変化に伴
なつて電位が変化するノードを利用し、非対称差
動増幅器のお互いの出力のチヤージアツプを助け
るように上記２つの非対称差動増幅器を接続する
という構想に基づき、センス増幅器において、高
速動作を可能にすることにある。

(5) 発明の構成 上記の目的を達成するための本発明の要旨は、
相補信号が入力される差動入力トランジスタ対
と、その共通接続点に接続され、一方の差動入力
トランジスタの出力を制御入力とするフイードバ
ツクトランジスタとを含む差動増幅回路を一対具
備し、該一対の差動増幅回路に対する該相補信号
の入力関係は互いに逆の関係にあり、少なくとも
一方の差動増幅回路は、電源と出力端との間に並
列に接続された第１、第２出力プルアツプトラン
ジスタを有し、該第１出力プルアツプトランジス
タは該フイードバツクトランジスタと共通の制御
入力を受け、該第２出力プルアツプトランジスタ
は、他方の差動増幅回路内のフイードバツクトラ
ンジスタの出力を受けることを特徴とするセンス
増幅器にある。

(6) 発明の実施例 以下本発明の実施例を図面によつて説明する。

第２図は本発明の一実施例によるセンス増幅器
を示す回路図である。第２図において、センス増
幅器SAは、第１の差動増幅器D₁と第２の差動増
幅器D₂とを備えている。第１の差動増幅器D₁は、
第１の入力トランジスタQ₁₁、第２の入力トラン
ジスタQ₁₂、出力プルアツプトランジスタQ₁₃、
トランジスタQ₁₄およびフイードバツクトランジ
スタQ₁₅を備えている。本実施例においては、ト
ランジスタQ₁₃およびQ₁₄はＰチヤンネルMOSト
ランジスタ、トランジスタQ₁₁，Q₁₂およびフイ
ードバツクトランジスタQ₁₅はＮチヤンネルMOS
トランジスタである。入力トランジスタQ₁₁のゲ
ートにはビツト線BLが接続され、入力トランジ
スタQ₁₂のゲートにはビツト線が接続される。
入力トランジスタQ₁₁のドレインはトランジスタ
Q₁₄のゲートとドレイン、出力プルアツプトラン
ジスタQ₁₃のゲート、およびトランジスタQ₁₅の
ゲートに接続されている。トランジスタQ₁₄のソ
ースは電源線Vccに接続されている。出力プルア
ツプトランジスタQ₁₃のドレインは入力トランジ
スタQ₁₂のドレインと、出力端DAに接続されて
いる。入力トランジスタQ₁₁とQ₁₂のソースはフ
イードバツクトランジスタQ₁₅のドレインに接続
されている。フイードバツクトランジスタQ₁₅の
ソースは接地線Vssに接続されている。

本発明により、出力プルアツプトランジスタ
Q₁₃のソースおよびドレインに並列に、出力チヤ
ージアツプ促進用のプルアツプトランジスタQ₁₆
のソースおよびドレインが接続されている。トラ
ンジスタQ₁₆は本実施例ではＰチヤネルMOSトラ
ンジスタである。

第２の差動増幅器D₂の回路構成は第１の差動
増幅器D₁のそれとほぼ同様であり、第１の入力
トランジスタQ₂₁、第２の入力トランジスタQ₂₂、
出力プルアツプトランジスタQ₂₃、トランジスタ
Q₂₄、フイードバツクトランジスタQ₂₅、および
出力チヤージアツプ促進用のプルアツプトランジ
スタQ₂₆を備えている。ただし、第１の差動増幅
器D₁と異なり、第１の入力トランジスタQ₂₁のゲ
ートにはビツト線が接続され、第２の入力ト
ランジスタQ₂₂のゲートにはビツト線BLが接続さ
れ、出力プルアツプトランジスタQ₂₃のドレイン
は出力端に接続されている。

トランジスタQ₁₃，Q₁₆，Q₂₃、およびQ₂₆のソ
ースは出力振幅決定用トランジスタQ₂₀を介して
電源線Vccに接続されている。トランジスタQ₂₀
も本実施例ではＰチヤンネルMOSトランジスタ
である。トランジスタQ₂₀のゲートは接地線Vss
に接地されており、従つて常にオン状態となつて
いる。

第１の差動増幅器D₁の入力トランジスタQ₁₁お
よびQ₁₂のソースは、第２の差動増幅器D₂の出力
チヤージアツプ促進用のプルアツプトランジスタ
Q₂₆のゲートに接続されており、第２の差動増幅
器D₂の入力トランジスタQ₂₁およびQ₂₂のソース
は、第１の差動増幅器D₁の出力チヤージアツプ
促進用のプルアツプトランジスタQ₁₆のゲートに
接続されている。

第１および第２の差動増幅器は、出力プルアツ
プトランジスタをＰチヤネル形に、入力トランジ
スタをＮチヤネル形にしたCMOS差動増幅器と
なつている。

第２図を第１図と比較すると明らかなように、
従来のセンス増幅器は、第１または第２の差動増
幅器から出力チヤージアツプ促進用のプルアツプ
トランジスタQ₁₆またはQ₂₆を除いたもの、ある
いは第２図のセンス増幅器SAから出力チヤージ
アツプ促進用のプルアツプトランジスタQ₁₆およ
びQ₂₆と、出力振幅決定用トランジスタQ₂₀とを
除いたものと等価であつた。

第３図は第２図の回路の動作説明用波形図であ
る。第３図によつて第２図の回路の動作を説明す
る。第３図において、電源線Vccの電位は約5V、
接地線Vssの電位は約0Vである。今、ビツト線
BLが約2.5Vのローレベル(L)、ビツト線が約
3Vのハイレベル(H)にあるとする。前述の如くメ
モリセルの微細化に伴ない、ビツト線対間の電位
差は0.5Vと極めて小さくなつている。BLがＬ、
BLがＨのとき、第１の差動増幅器D₁において
は、入力トランジスタQ₁₁はオフ、従つてＰチヤ
ネルトランジスタQ₁₃およびQ₁₄はオフ、フイー
ドバツクトランジスタQ₁₅はオン、入力トランジ
スタQ₁₂はオンであり、出力端DAはQ₁₂および
Q₁₅のオンにより約1Vのローレベルにあり、第２
の差動増幅器D₂においては、入力トランジスタ
Q₂₁はオン、従つてトランジスタQ₂₃およびQ₂₄は
オン、フイードバツクトランジスタQ₂₅はオフ、
入力トランジスタQ₂₂はオフであり、出力端
はQ₂₃のオン、Q₂₂のオフにより約3.5Vのハイレ
ベルになつている。また、第１の差動増幅器の入
力トランジスタQ₁₁およびQ₁₂のソースとフイー
ドバツクトランジスタQ₁₅のドレインとの共通接
続点のノードは、フイードバツクトランジスタ
Q₁₅のオンによりローレベルとなつており、第２
の差動増幅器の入力トランジスタQ₂₁およびQ₂₂
のソースとフイードバツクトランジスタQ₂₅のド
レインとの共通接続点のノードは、フイードバ
ツクトランジスタQ₂₅のオフ、Q₂₁およびQ₂₃のオ
ンによりハイレベルとなつている。従つて、ゲー
トがノードに接続されている出力チヤージアツ
プ促進用のプルアツプトランジスタQ₂₆はオン、
ゲートがノードに接続されているトランジスタ
Q₁₆はオフとなつている。

時刻t₁において、ビツト線対の電位が反転した
とする。すると、第１の差動増幅器D₁において
は、Q₁₁，Q₁₃，Q₁₄がオン、Q₁₂，Q₁₅がオフとな
りノードの電位は上昇する。この結果、出力チ
ヤージアツプ促進用のＰチヤネルプルアツプトラ
ンジスタQ₂₆の相互コンダクタンス（g_n）は低下
する。一方、第２の差動増幅器D₂においては、
Q₂₁，Q₂₃，Q₂₄がオフ、Q₂₂，Q₂₅がオンとなり、
ノードの電位は下がる。この結果、出力チヤー
ジアツプ促進用のＰチヤネルプルアツプトランジ
スタQ₁₆のg_nが高くなる。Q₁₃およびQ₁₄のゲート
に接続されたノードはローレベルであるが、ノ
ードのローレベルの方がノードのローレベル
より低いため、出力チヤージアツプ促進用のプル
アツプトランジスタQ₁₆の方が出力プルアツプト
ランジスタQ₁₃よりも、よりアクテイブな状態と
なる。この結果、出力チヤージアツプ促進用のプ
ルアツプトランジスタQ₁₆が急速にオンになり、
センス増幅器の出力端DAが約3.5Vのハイレベル
にチヤージアツプされるのが促進される。一方、
第２の差動増幅器においては、Q₂₃，Q₂₆が共に
オフとなり、出力端に蓄積されていた正電荷
は入力トランジスタQ₂₂およびトランジスタQ₂₅
を介して接地線Vssに放電されるため、出力端
DAの電位は次第に低下する。こうして、時刻t₂
において、出力端DAととの電位は反転する。
出力チヤージアツプ促進用のプルアツプトランジ
スタQ₁₆の働きにより、出力端DAの電位の立上
りが急峻化されているため、また、出力端DAの
電位のハイレベルはＰチヤネルトランジスタ
Q₂₀、及びQ₁₆のデイメンジヨン調整により調整
可能で約3.5Vと低く押えられているため、ビツ
ト線電位の反転時のクロスポイントにおける時刻
t₁から、出力端の電位の反転時のクロスポイント
における時刻t₂までの時間Δtが従来に比べて短く
なつている。

すなわち、出力チヤージアツプ促進用のプルア
ツプトランジスタQ₁₆およびQ₂₆と出力振幅決定
用トランジスタQ₂₀とをもたない従来のセンス増
幅器においては、Q₁₃のオン、Q₁₂のオフによつ
て出力端DAの電位は上昇するが、その上昇は第
２図に点線で示すように本発明実施例に比べて極
めて緩慢である。これは出力チヤージアツプ促進
用トランジスタQ₁₆が存在しないことに起因す
る。また、出力端のハイレベルがVcc（電源）レ
ベルまで上昇してしまい本発明実施例より高い。
このため、出力端DAとの電位のクロスポイ
ントの時刻t₃は、本発明実施例における時刻t₂よ
り遅れている。

ビツト線BLの電位がハイレベルからローレベ
ルに、ビツト線の電位がローレベルからハイ
レベルに変化する場合の第１図のセンス増幅器の
動作も前述と同様である。

本発明は前述の実施例に限定されるものではな
く、種々の変形が可能である。例えばCMOS非
対称差動増幅器に替えて、任意の他の非対称差動
増幅器が用いられ得る。

(7) 発明の効果 以上の説明から明らかなように、本発明により
同一の回路形式をした２つの非対称差動増幅器を
用い、入力の変化に伴なつて電位が変化するノー
ドを利用し、非対称差動増幅器のお互いの出力の
チヤージアツプを助けるように上記２つの非対称
差動増幅器を接続したことにより、従来に比べて
高速な動作を行なうセンス増幅器が得られる。

【図面の簡単な説明】

第１図は従来のセンス増幅器を示す回路図、第
２図は本発明の一実施例によるセンス増幅器を示
す回路図、第３図は第１図の回路の動作説明用波
形図である。 BL，……ビツト線、D₁……第１の差動増
幅器、D₂……第２の差動増幅器、Q₁₃，Q₂₃……
出力プルアツプトランジスタ、Q₁₁，Q₂₁……第
１の入力トランジスタ、Q₁₂，Q₂₂……第２の入
力トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 相補信号が入力される差動入力トランジスタ
   対と、その共通接続点に接続され、一方の差動入
   力トランジスタの出力を制御入力とするフイード
   バツクトランジスタとを含む差動増幅回路を一対
   具備し、 該一対の差動増幅回路に対する該相補信号の入
   力関係は互いに逆の関係にあり、 少なくとも一方の差動増幅回路は、電源と出力
   端との間に並列に接続された第１、第２出力プル
   アツプトランジスタを有し、該第１出力プルアツ
   プトランジスタは該フイードバツクトランジスタ
   と共通の制御入力を受け、該第２出力プルアツプ
   トランジスタは他方の差動増幅回路内のフイード
   バツクトランジスタの出力を受けることを特徴と
   するセンス増幅器。