JPH0249519B2 - - Google Patents
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- JPH0249519B2 JPH0249519B2 JP58179610A JP17961083A JPH0249519B2 JP H0249519 B2 JPH0249519 B2 JP H0249519B2 JP 58179610 A JP58179610 A JP 58179610A JP 17961083 A JP17961083 A JP 17961083A JP H0249519 B2 JPH0249519 B2 JP H0249519B2
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- 230000005669 field effect Effects 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 8
- HCUOEKSZWPGJIM-IYNMRSRQSA-N (e,2z)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N\O)\C(N)=O HCUOEKSZWPGJIM-IYNMRSRQSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体集積回路等で用いられるセンス
アンプに関する。
アンプに関する。
最近における電子計算機等の進歩に伴い、半導
体集積回路としてはますます高集積化、高速化、
高安定性のものが要望されている。かかる状勢の
もとで、それら半導体集積回路で用いられている
高速動作するセンスアンプとして差動アンプ等が
あり、出力点の微小な電位変化を検出している。
しかし、差動アンプの特性はその構成からして、
製造条件、電源電圧等の変動に敏感で動作マージ
ンが小さく、更に電位を検出するという機構によ
つているために動作速度には一定の限界があり、
高速性、高安定性に対する上記要望を十分に満足
させることができないという問題点がある。
体集積回路としてはますます高集積化、高速化、
高安定性のものが要望されている。かかる状勢の
もとで、それら半導体集積回路で用いられている
高速動作するセンスアンプとして差動アンプ等が
あり、出力点の微小な電位変化を検出している。
しかし、差動アンプの特性はその構成からして、
製造条件、電源電圧等の変動に敏感で動作マージ
ンが小さく、更に電位を検出するという機構によ
つているために動作速度には一定の限界があり、
高速性、高安定性に対する上記要望を十分に満足
させることができないという問題点がある。
本発明の目的は、上記問題点を解消することに
より、高速で且つ製造条件が変動しても高品質の
製品が得られ、電源電圧等が変動しても極めて安
定に動作するセンスアンプを提供することにあ
る。
より、高速で且つ製造条件が変動しても高品質の
製品が得られ、電源電圧等が変動しても極めて安
定に動作するセンスアンプを提供することにあ
る。
本発明のセンスアンプは、入力端子に接続され
た負荷回路を入力電流源とし第１と第２の電圧供
給端子間に接続された第１の電流ミラー回路と該
第１の電流ミラー回路の出力端子と前記第２の電
圧供給端子間に接続された第１の負荷トランジス
タからなり前記第１の電流ミラー回路の出力端子
より出力信号を出力する少くとも一つのセンス回
路と、前記負荷回路に導通状態で流れる負荷電流
と等しい電流を発生するダミー電流源を入力電流
源としその基準電圧出力端子が前記センス回路の
前記第１の負荷トランジスタの制御電極に接続し
前記第１と第２の電圧供給端子間に接続された第
２の電流ミラー回路と該第２の電流ミラー回路の
出力端子と前記第２の電圧供給端子間に接続され
かつ制御電極が前記第２の電流ミラー回路の出力
端子に接続された第２の負荷トランジスタとから
なる基準電圧発生回路とを含み、前記センス回路
の前記第１の負荷トランジスタの飽和電流値が前
記第１の電流ミラー回路の出力端子に流れる飽和
電流値よりも小さくなるように各電流値が設定さ
れてなることから構成される。
た負荷回路を入力電流源とし第１と第２の電圧供
給端子間に接続された第１の電流ミラー回路と該
第１の電流ミラー回路の出力端子と前記第２の電
圧供給端子間に接続された第１の負荷トランジス
タからなり前記第１の電流ミラー回路の出力端子
より出力信号を出力する少くとも一つのセンス回
路と、前記負荷回路に導通状態で流れる負荷電流
と等しい電流を発生するダミー電流源を入力電流
源としその基準電圧出力端子が前記センス回路の
前記第１の負荷トランジスタの制御電極に接続し
前記第１と第２の電圧供給端子間に接続された第
２の電流ミラー回路と該第２の電流ミラー回路の
出力端子と前記第２の電圧供給端子間に接続され
かつ制御電極が前記第２の電流ミラー回路の出力
端子に接続された第２の負荷トランジスタとから
なる基準電圧発生回路とを含み、前記センス回路
の前記第１の負荷トランジスタの飽和電流値が前
記第１の電流ミラー回路の出力端子に流れる飽和
電流値よりも小さくなるように各電流値が設定さ
れてなることから構成される。
以下、本発明の実施例について図面を参照して
説明する。第１図は本発明の一実施例の回路図で
ある。
説明する。第１図は本発明の一実施例の回路図で
ある。
本実施例は、第１の電流ミラー回路１５が、ド
レイン及びゲートが第１の節点N1にソースが第
１の電圧供給端子５に接続されたｐ型の電界効果
トランジスタ（以下、FETという。）と、ドレイ
ンが節点N1にゲートが入力が入力端子７に接続
された第１のインバータIN1の出力にソースが負
荷回路２を入力電流源とする入力端子７に接続さ
れたｎ型のFETQ2と、ドレインが出力端子８に
ゲートが節点N1にソースが第１の電圧供給端子
５に接続されたｐ型のFETQ3とからなり、ドレ
インが出力端子８にゲートが基準電圧出力端子９
にソースが第２の電圧供給端子６に接続されたｎ
型のFETQ4からなる一つのセンス回路１と、第
２の電流ミラー回路１６が、ドレイン及びゲート
が節点N2にソースが第１の電圧供給端子５に接
続されたｐ型のFETQ5と、ドレインが節点N2に
ゲートが入力が節点N3に接続された第２のイン
バータIN2の出力にソースが節点N3に接続された
ｎ型のFETQ6と、節点N3に接続された負荷回路
２が導通状態で流れる負荷電流と等しい電流を発
生するダミー電流源４と、ドレインが基準電圧出
力端子９にゲートが節点N2にソースが第１の電
源供給端子５に接続されたｐ型のFETQ7とから
なり、ドレイン及びゲートが基準電圧端子９にソ
ースが第２の電圧供給端子６に接続されたｎ型の
第８のFETQ8からなる基準電圧発生回路３とを
含み前記FETQ4の飽和電流値が前記FETQ3の飽
和電流値よりも小さくするために、FETQ3，Q4，
Q7及びFETQ8のコンダクタンスgnとそれぞれ
gn3，gn4，gn7及びgn8としたとき、gn3＞gn7又は
gn4＜gn8又はgn3＜gn7、gn4＜gn8、gn7＜gn8なる
関係を満足するように設定し、且つ他のFETで
センス回路１と基準電圧発生回路３においてそれ
ぞれ対をなすFETのgn及び前記第１、第２のイ
ンバータIN1，IN2の論理しきい値電圧をそれぞ
れ等しく設定されることから構成される。
レイン及びゲートが第１の節点N1にソースが第
１の電圧供給端子５に接続されたｐ型の電界効果
トランジスタ（以下、FETという。）と、ドレイ
ンが節点N1にゲートが入力が入力端子７に接続
された第１のインバータIN1の出力にソースが負
荷回路２を入力電流源とする入力端子７に接続さ
れたｎ型のFETQ2と、ドレインが出力端子８に
ゲートが節点N1にソースが第１の電圧供給端子
５に接続されたｐ型のFETQ3とからなり、ドレ
インが出力端子８にゲートが基準電圧出力端子９
にソースが第２の電圧供給端子６に接続されたｎ
型のFETQ4からなる一つのセンス回路１と、第
２の電流ミラー回路１６が、ドレイン及びゲート
が節点N2にソースが第１の電圧供給端子５に接
続されたｐ型のFETQ5と、ドレインが節点N2に
ゲートが入力が節点N3に接続された第２のイン
バータIN2の出力にソースが節点N3に接続された
ｎ型のFETQ6と、節点N3に接続された負荷回路
２が導通状態で流れる負荷電流と等しい電流を発
生するダミー電流源４と、ドレインが基準電圧出
力端子９にゲートが節点N2にソースが第１の電
源供給端子５に接続されたｐ型のFETQ7とから
なり、ドレイン及びゲートが基準電圧端子９にソ
ースが第２の電圧供給端子６に接続されたｎ型の
第８のFETQ8からなる基準電圧発生回路３とを
含み前記FETQ4の飽和電流値が前記FETQ3の飽
和電流値よりも小さくするために、FETQ3，Q4，
Q7及びFETQ8のコンダクタンスgnとそれぞれ
gn3，gn4，gn7及びgn8としたとき、gn3＞gn7又は
gn4＜gn8又はgn3＜gn7、gn4＜gn8、gn7＜gn8なる
関係を満足するように設定し、且つ他のFETで
センス回路１と基準電圧発生回路３においてそれ
ぞれ対をなすFETのgn及び前記第１、第２のイ
ンバータIN1，IN2の論理しきい値電圧をそれぞ
れ等しく設定されることから構成される。
なお、本実施例では負荷回路２としては、Ｙセ
レクタと読出し専用メモリ（ROM）セルが直列
に接続されたROMを用いている。又、ダミー電
流源４はこの負荷回路２と同一形状で、導通状態
にある負荷回路２と同一の電位関係にある。
レクタと読出し専用メモリ（ROM）セルが直列
に接続されたROMを用いている。又、ダミー電
流源４はこの負荷回路２と同一形状で、導通状態
にある負荷回路２と同一の電位関係にある。
第２図はFETQ3，Q4のドレイン電流−電圧特
性図で、以下第２図を参照して本実施例の動作に
ついて説明する。
性図で、以下第２図を参照して本実施例の動作に
ついて説明する。
まず、基準電圧発生回路３において、導通状態
にある負荷回路２に対応したダミー電流源４が接
続されており、インバータIN2とFETQ6が第１図
のように接続されているため節点N3の電位はイ
ンバータIN2の論理しきい値電圧にほぼ等しい値
となり、ダミー電流源４には電流ｉが流れる。な
お、インバータIN1とインバータIN2の論理しき
い値電圧及びFETQ2とFETQ6のgnはそれぞれ等
しく、且つ導通状態にある場合の負荷回路２とダ
ミー電流源４も等しくなるように設定してあるた
め、もし負荷回路２が導通状態であれば負荷回路
２にもダミー電流源４と同じ電流ｉが流れる。
にある負荷回路２に対応したダミー電流源４が接
続されており、インバータIN2とFETQ6が第１図
のように接続されているため節点N3の電位はイ
ンバータIN2の論理しきい値電圧にほぼ等しい値
となり、ダミー電流源４には電流ｉが流れる。な
お、インバータIN1とインバータIN2の論理しき
い値電圧及びFETQ2とFETQ6のgnはそれぞれ等
しく、且つ導通状態にある場合の負荷回路２とダ
ミー電流源４も等しくなるように設定してあるた
め、もし負荷回路２が導通状態であれば負荷回路
２にもダミー電流源４と同じ電流ｉが流れる。
ここで、ダミー電流源４に電流ｉが流れている
ためFETQ5にも電流ｉが流れ、FETQ5と電流ミ
ラーの関係にあるFETQ7にはFETQ5のgn（gn5）
とFETQ7のgn（gn7）の比に比例した電流i′（i′＝
gn7／gn5×ｉ）が流れ、FETQ7と直列接続され
た負荷用のFETQ8にも同様の電流i′が流れる。更
に、第１図に示したように基準電圧出力端子９に
第１の電流ミラー回路１５の負荷用のFETQ4の
ゲート電極が接続されており、FETQ8とFETQ4
も電流ミラーの関係にあり、FETQ4には第２図
に示すように飽和領域でiQ4（iQ4＝gn4／gn8×i′）
なる電流が流れる。
ためFETQ5にも電流ｉが流れ、FETQ5と電流ミ
ラーの関係にあるFETQ7にはFETQ5のgn（gn5）
とFETQ7のgn（gn7）の比に比例した電流i′（i′＝
gn7／gn5×ｉ）が流れ、FETQ7と直列接続され
た負荷用のFETQ8にも同様の電流i′が流れる。更
に、第１図に示したように基準電圧出力端子９に
第１の電流ミラー回路１５の負荷用のFETQ4の
ゲート電極が接続されており、FETQ8とFETQ4
も電流ミラーの関係にあり、FETQ4には第２図
に示すように飽和領域でiQ4（iQ4＝gn4／gn8×i′）
なる電流が流れる。
一方センス回路１において負荷回路２に電流が
流れる場合（本実施例のROMではROMセルが
存在する場合に相当）、FETQ1とFETQ5のgn及
びFETQ3とFETQ7のgnをそれぞれ等しくなるよ
うに設定してあるため、基準電圧発生回路３と同
様FETQ1には電流ｉが流れ、FETQ3に流れる電
流iQ3は、FETQ3が飽和領域で動作していればiQ3
＝i′となり、FETQ3のドレイン電流・電圧特性は
第２図に示すようになる。この場合FETQ3と
FETQ4は直列に接続されているので、出力端子
８にはFETQ3とFETQ4のドレイン電流・電圧特
性曲線の交点である“VH”なる高レベルの電圧
が出力される。
流れる場合（本実施例のROMではROMセルが
存在する場合に相当）、FETQ1とFETQ5のgn及
びFETQ3とFETQ7のgnをそれぞれ等しくなるよ
うに設定してあるため、基準電圧発生回路３と同
様FETQ1には電流ｉが流れ、FETQ3に流れる電
流iQ3は、FETQ3が飽和領域で動作していればiQ3
＝i′となり、FETQ3のドレイン電流・電圧特性は
第２図に示すようになる。この場合FETQ3と
FETQ4は直列に接続されているので、出力端子
８にはFETQ3とFETQ4のドレイン電流・電圧特
性曲線の交点である“VH”なる高レベルの電圧
が出力される。
ところでセンス回路１と基準電圧発生回路３は
同一半導体基板上に形成されるために、各FET
の整合が非常に良くとれており、高レベル“VH”
を規定するFETQ3とFETQ4に流れる電流iQ3＝
i′とiQ4＝gn4／gn8×i′の比（＝gn8／gn4）は製造
条件、電源電圧等が変動しても、ほとんど変わる
ことはなく高レベル“VH”を非常に安定に出力
することができる。又本実施例は、従来のセンス
アンプが電位の変化を検出しているのに比べて、
追従の速い電流の有無を検出しているため一層の
高速動作を行う。
同一半導体基板上に形成されるために、各FET
の整合が非常に良くとれており、高レベル“VH”
を規定するFETQ3とFETQ4に流れる電流iQ3＝
i′とiQ4＝gn4／gn8×i′の比（＝gn8／gn4）は製造
条件、電源電圧等が変動しても、ほとんど変わる
ことはなく高レベル“VH”を非常に安定に出力
することができる。又本実施例は、従来のセンス
アンプが電位の変化を検出しているのに比べて、
追従の速い電流の有無を検出しているため一層の
高速動作を行う。
次に負荷回路２に電流が流れない場合（本実施
例のROMではROMセルが存在しない場合に相
当）FETQ1に電流が流れず従つてFETQ3にも電
流が流れない（FETQ3はオフ状態）ので出力端
子８には接地電位（低レベル）が出力される。
例のROMではROMセルが存在しない場合に相
当）FETQ1に電流が流れず従つてFETQ3にも電
流が流れない（FETQ3はオフ状態）ので出力端
子８には接地電位（低レベル）が出力される。
なお、上記説明ではFETQ4のgn4をFETQ8の
gn8より小さく設定し、他の対をなすFETのgn及
びインバータIN1，IN2の論理しきい値電圧はす
べて等しく設定した場合を説明したが、FETQ3
のgn3をFETQ7のgn7よりも大きく設定するか、
若しくはFETQ3のgn3とFETQ4のgn4の各々を
FETQ7のgn7とFETQ8のgn8の各々より小さく、
且つgn7＜gn8なるように設定してもよい。すなわ
ち、第２図に示すように、FETQ3の飽和電流iQ3
とFETQ4の飽和電流iQ4が、iQ3≫iQ4の関係にあれ
ば、負荷回路２に負荷電流が流れたとき“VH”
なる高レベルの電圧が、負荷電流が流れないとき
に接地電位の低レベルの電圧が出力され極めて安
定で且つ高速の動作が得られる。
gn8より小さく設定し、他の対をなすFETのgn及
びインバータIN1，IN2の論理しきい値電圧はす
べて等しく設定した場合を説明したが、FETQ3
のgn3をFETQ7のgn7よりも大きく設定するか、
若しくはFETQ3のgn3とFETQ4のgn4の各々を
FETQ7のgn7とFETQ8のgn8の各々より小さく、
且つgn7＜gn8なるように設定してもよい。すなわ
ち、第２図に示すように、FETQ3の飽和電流iQ3
とFETQ4の飽和電流iQ4が、iQ3≫iQ4の関係にあれ
ば、負荷回路２に負荷電流が流れたとき“VH”
なる高レベルの電圧が、負荷電流が流れないとき
に接地電位の低レベルの電圧が出力され極めて安
定で且つ高速の動作が得られる。
第３図は本発明の第２の実施例の要部を示す回
路図である。
路図である。
本実施例は、第１図に示した第１の実施例の第
１の電流ミラー回路１５において、ドレインが節
点N1にゲートがクロツク信号端子１０にソース
が第１の電圧供給端子５に接続されたｐ型の
FETQ9を付加することから構成される。
１の電流ミラー回路１５において、ドレインが節
点N1にゲートがクロツク信号端子１０にソース
が第１の電圧供給端子５に接続されたｐ型の
FETQ9を付加することから構成される。
本実施例は、負荷回路２の寄生容量のプリチヤ
ージの高速化を計つたものである。すなわち、セ
ンス回路１の入力端子７に接続される負荷回路２
に付随した寄生容量を所定の電位（インバータ
IN1の論理しきい値電圧にほぼ等しい電位）まで
チヤージアツプするための電荷はFETQ1を通し
て供給されるが、第３図に示すように、ゲート電
極にクロツク信号φが印加されたプリチヤージ用
FETQ9を第１の電源端子５と節点N1の間に接続
したもので、チヤージアツプの高速化が可能とな
る。なおこのプリチヤージ用FETはｐ型のFET、
ｎ型のFETのどちらの型のFETで構成しても良
い。
ージの高速化を計つたものである。すなわち、セ
ンス回路１の入力端子７に接続される負荷回路２
に付随した寄生容量を所定の電位（インバータ
IN1の論理しきい値電圧にほぼ等しい電位）まで
チヤージアツプするための電荷はFETQ1を通し
て供給されるが、第３図に示すように、ゲート電
極にクロツク信号φが印加されたプリチヤージ用
FETQ9を第１の電源端子５と節点N1の間に接続
したもので、チヤージアツプの高速化が可能とな
る。なおこのプリチヤージ用FETはｐ型のFET、
ｎ型のFETのどちらの型のFETで構成しても良
い。
第４図は本発明の第３の実施例の回路図であ
る。
る。
本実施例は第１図に示した第１の実施例の回路
において、第１、第２の電流ミラー回路がそれぞ
れ第１及び第２のインバータIN1，IN2の代りに
それぞれFETQ2及びFETQ6のゲートとソース間
に接続され一方の信号入力端子１１，１３にセン
ス回路１″及び基準電圧発生回路３′が動作する必
要のない期間高レベルの第１の信号STOPが入力
される第１及び第２の２入力NORゲートNOR1
及びNOR2と、ドレインが節点N1にゲートが第
１の信号STOPと逆相関係にある第２の信号
（）入力端子１２にソースが第１の電源供
給端子５に接続されたｐ型のFETQ10と、ドレイ
ンが節点N2にゲートが第２の信号入力端子１４
にソースが第１の電源供給端子５に接続されたｐ
型のFETQ11とを含むことから構成される。
において、第１、第２の電流ミラー回路がそれぞ
れ第１及び第２のインバータIN1，IN2の代りに
それぞれFETQ2及びFETQ6のゲートとソース間
に接続され一方の信号入力端子１１，１３にセン
ス回路１″及び基準電圧発生回路３′が動作する必
要のない期間高レベルの第１の信号STOPが入力
される第１及び第２の２入力NORゲートNOR1
及びNOR2と、ドレインが節点N1にゲートが第
１の信号STOPと逆相関係にある第２の信号
（）入力端子１２にソースが第１の電源供
給端子５に接続されたｐ型のFETQ10と、ドレイ
ンが節点N2にゲートが第２の信号入力端子１４
にソースが第１の電源供給端子５に接続されたｐ
型のFETQ11とを含むことから構成される。
本実施例は第１図に示した第１の実施例の回路
において、センス回路及び基準電圧発生回路の貫
通電流を防止するように計つたものである。
において、センス回路及び基準電圧発生回路の貫
通電流を防止するように計つたものである。
すなわち、インバータIN1，IN2の代りにNOR
ゲートNOR1，NOR2を第４図のように接続し、
各NORゲートの一入力にセンス回路１″及び基準
電圧発生回路３′が動作する必要のない期間“１”
レベルとなるような信号（STOP）を印加して、
信号STOPが“１”レベルの期間センス回路１″
及び基準電圧発生回路３′に貫通電流が流れない
ようにし、更に、FETQ10及びFETQ11のゲート
に信号STOPとは逆相関係にある信号を印
加することにより、FETQ10及びFETQ11をオン
状態とすることにより、センス回路１″及び基準
電圧発生回路３′が動作する必要のない期間節点
N1及び節点N2の電位を第１の供給電圧VCCに固
定することによりFETQ3及びFETQ7を通してリ
ーク電流や貫通電流が流れるのを完全に防止した
ものである。
ゲートNOR1，NOR2を第４図のように接続し、
各NORゲートの一入力にセンス回路１″及び基準
電圧発生回路３′が動作する必要のない期間“１”
レベルとなるような信号（STOP）を印加して、
信号STOPが“１”レベルの期間センス回路１″
及び基準電圧発生回路３′に貫通電流が流れない
ようにし、更に、FETQ10及びFETQ11のゲート
に信号STOPとは逆相関係にある信号を印
加することにより、FETQ10及びFETQ11をオン
状態とすることにより、センス回路１″及び基準
電圧発生回路３′が動作する必要のない期間節点
N1及び節点N2の電位を第１の供給電圧VCCに固
定することによりFETQ3及びFETQ7を通してリ
ーク電流や貫通電流が流れるのを完全に防止した
ものである。
もしもNORゲートNOR1，NOR2を挿入しただ
けであると、節点N1，N2の電位は、VCC−VTP
（VCCは第１の供給電圧、VTPはｐ型のFETのしき
い値電圧）となりFETQ3及びFETQ7もオフ状態
になつてはいるが、微小なリーク電流が流れたり
節点N1，N2にノイズ等がのつた場合FETQ3や
FETQ7がオン状態となり貫通電流が流れる可能
性があるが本実施例によると上記のようにして完
全に防止することができる。
けであると、節点N1，N2の電位は、VCC−VTP
（VCCは第１の供給電圧、VTPはｐ型のFETのしき
い値電圧）となりFETQ3及びFETQ7もオフ状態
になつてはいるが、微小なリーク電流が流れたり
節点N1，N2にノイズ等がのつた場合FETQ3や
FETQ7がオン状態となり貫通電流が流れる可能
性があるが本実施例によると上記のようにして完
全に防止することができる。
なお、以上の実施例においてはセンス回路は一
つだけの場合としたが、一つの基準電圧発生回路
に複数のセンス回路が接続される場合も同様に本
発明が適用されることは言うまでもない。
つだけの場合としたが、一つの基準電圧発生回路
に複数のセンス回路が接続される場合も同様に本
発明が適用されることは言うまでもない。
以上、詳細に説明したとおり、本発明のセンス
アンプは、上記の構成により、負荷に流れる電流
の有無を検出することにより、高速で且つ製造条
件の変動に左右されずに高品質の製品が得られ、
電源電圧等の変動に対して極めて安定に動作する
と言う効果を有している。
アンプは、上記の構成により、負荷に流れる電流
の有無を検出することにより、高速で且つ製造条
件の変動に左右されずに高品質の製品が得られ、
電源電圧等の変動に対して極めて安定に動作する
と言う効果を有している。
第１図は本発明の第１の実施例の回路図、第２
図はその動作を説明するための電界効果トランジ
スタのドレイン電流−電圧特性図、第３図は本発
明の第２の実施例の要部を示す回路図、第４図は
本発明の第３の実施例の回路図である。 １，１′，１″……センス回路、２……負荷回
路、３，３′……基準電圧発生回路、４……ダミ
ー電流源、５……第１の電圧供給端子、６……第
２の電圧供給端子、７……入力端子、８……出力
端子、９……基準電圧出力端子、１０〜１４……
信号入力端子、１５……第１の電流ミラー回路、
１６……第２の電流ミラー回路、Q1，Q3，Q5，
Q7，Q9，Q10，Q11……ｐチヤネル型電界効果ト
ランジスタ、Q2，Q4，Q6，Q8……ｎチヤネル型
電界効果トランジスタ、IN1，IN2……インバー
タ、NOR1，NOR2……NORゲート、VCC……第
１の供給電圧、ｉ，i′，iQ3，iQ4……電流。
図はその動作を説明するための電界効果トランジ
スタのドレイン電流−電圧特性図、第３図は本発
明の第２の実施例の要部を示す回路図、第４図は
本発明の第３の実施例の回路図である。 １，１′，１″……センス回路、２……負荷回
路、３，３′……基準電圧発生回路、４……ダミ
ー電流源、５……第１の電圧供給端子、６……第
２の電圧供給端子、７……入力端子、８……出力
端子、９……基準電圧出力端子、１０〜１４……
信号入力端子、１５……第１の電流ミラー回路、
１６……第２の電流ミラー回路、Q1，Q3，Q5，
Q7，Q9，Q10，Q11……ｐチヤネル型電界効果ト
ランジスタ、Q2，Q4，Q6，Q8……ｎチヤネル型
電界効果トランジスタ、IN1，IN2……インバー
タ、NOR1，NOR2……NORゲート、VCC……第
１の供給電圧、ｉ，i′，iQ3，iQ4……電流。
Claims (1)
- 【特許請求の範囲】 １ 入力端子に接続された負荷回路を入力電流源
とし第１と第２の電圧供給端子間に接続された第
１の電流ミラー回路と該第１の電流ミラー回路の
出力端子と前記第２の電圧供給端子間に接続され
た第１の負荷トランジスタからなり前記第１の電
流ミラー回路の出力端子より出力信号を出力する
少くとも一つのセンス回路と、前記負荷回路に導
通状態で流れる負荷電流と等しい電流を発生する
ダミー電流源を入力電流源としその基準電圧出力
端子が前記センス回路の前記第１の負荷トランジ
スタの制御電極に接続し前記第１と第２の電圧供
給端子間に接続された第２の電流ミラー回路と該
第２の電流ミラー回路の出力端子と前記第２の電
圧供給端子間に接続されかつ制御電極が前記第２
の電流ミラー回路の出力端子に接続された第２の
負荷トランジスタとからなる基準電圧発生回路と
を含み、前記センス回路の前記第１の負荷トラン
ジスタの飽和電流値が前記第１の電流ミラー回路
の出力端子に流れる飽和電流値よりも小さくなる
ように各電流値が設定されてなることを特徴とす
るセンスアンプ。 ２ 第１の電流ミラー回路が、ドレイン及びゲー
トが第１の節点にソースが第１の電圧供給端子に
接続された一導電型の第１の電界効果トランジス
タと、ドレインが前記第１の節点にゲートが入力
が入力端子に接続された第１のインバータの出力
にソースが負荷回路を入力電流源とする入力端子
に接続された逆導電型の第２の電界効果トランジ
スタと、ドレインが出力端子にゲートが前記第１
の節点にソースが第１の電圧供給端子に接続され
た一導電型の第３の電界効果トランジスタとから
なり、ドレインが前記出力端子にゲートが基準電
圧端子にソースが第２の電圧供給端子に接続され
た逆導電型の第４の電界効果トランジスタからな
る少くとも一つのセンス回路と、第２の電流ミラ
ー回路が、ドレイン及びゲートが第２の節点にソ
ースが前記第１の電圧供給端子に接続された一導
電型の第５の電界効果トランジスタと、ドレイン
が前記第２の節点にゲートが入力が前記第３の節
点に接続された第２のインバータの出力にソース
が前記第３の節点に接続された第６の電界効果ト
ランジスタと、前記第３の節点に接続された前記
負荷回路が導通状態で流れる負荷電流と等しい電
流を発生するダミー電流源と、ドレインが前記基
準電圧出力端子を介し前記センス回路の前記第４
の電界効果トランジスタのゲートにゲートが前記
第２の節点にソースが前記第１の電源供給端子に
接続された一導電型の第７の電界効果トランジス
タとからなり、ドレイン及びゲートが前記基準電
圧出力端子にソースが前記第２の電圧供給端子に
接続された逆導電型の第８の電界効果トランジス
タからなる基準電圧発生回路とを含み、前記第
３、第４、第７及び第８の電界効果トランジスタ
のコンダクタンスgnをそれぞれgn3，gn4，gn7及
びgn8としたとき、gn3＞gn7又はgn4＜gn8又はgn3
＜gn7、gn4＜gn8、gn7＜gn8なる関係を満足する
ように設定し、且つ他の電界効果トランジスタで
前記センス回路と前記基準電圧発生回路において
それぞれ対をなす電界効果トランジスタのコンダ
クタンスgn及び前記第１、第２のインバータの
論理しきい値電圧をそれぞれ等しく設定されるこ
とから構成される特許請求の範囲第１項記載のセ
ンスアンプ。 ３ 第１の電流ミラー回路が、ドレインが前記第
１の節点にゲートがクロツク信号端子にソースが
前記第１の電源供給端子に接続された一導電型の
第９の電界効果トランジスタを含むことからなる
特許請求の範囲第２項記載のセンスアンプ。 ４ 第１の電流ミラー回路及び第２の電流ミラー
回路がそれぞれ前記第１及び第２のインバータの
代りにそれぞれ第２の電界効果トランジスタのゲ
ートとソース間に接続され一方の入力に前記セン
ス回路及び前記基準電圧回路が動作する必要のな
い期間高レベルの第１の信号が入力される第１及
び第２の２入力NORゲートと、ドレインが前記
第１の節点にゲートが前記第１の信号と逆相関係
にある第２の信号入力端子にソースが前記第１の
電圧供給端子に接続された一導電型の第10の電界
効果トランジスタと、ドレインが前記第２の節点
にゲートが前記第２の信号入力端子にソースが前
記第１の電源供給端子に接続された一導電型の第
11の電界効果トランジスタとを含むことからなる
特許請求の範囲第２項記載のセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179610A JPS6070591A (ja) | 1983-09-28 | 1983-09-28 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179610A JPS6070591A (ja) | 1983-09-28 | 1983-09-28 | センスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070591A JPS6070591A (ja) | 1985-04-22 |
| JPH0249519B2 true JPH0249519B2 (ja) | 1990-10-30 |
Family
ID=16068756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179610A Granted JPS6070591A (ja) | 1983-09-28 | 1983-09-28 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070591A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0777080B2 (ja) * | 1985-05-08 | 1995-08-16 | セイコーエプソン株式会社 | センス増幅回路 |
| JPH0756750B2 (ja) * | 1985-06-12 | 1995-06-14 | 日本電気株式会社 | センスアンプ |
| US4713797A (en) * | 1985-11-25 | 1987-12-15 | Motorola Inc. | Current mirror sense amplifier for a non-volatile memory |
| JPS62222491A (ja) * | 1986-03-24 | 1987-09-30 | Nec Corp | センスアンプ |
| JP2712313B2 (ja) * | 1988-06-27 | 1998-02-10 | 日本電気株式会社 | センスアンプ |
| JPH02103797A (ja) * | 1988-10-12 | 1990-04-16 | Hitachi Ltd | センスアンプ回路 |
| JPH04362597A (ja) * | 1991-06-10 | 1992-12-15 | Nec Ic Microcomput Syst Ltd | 電流センスアンプ回路 |
| KR100618840B1 (ko) * | 2004-06-29 | 2006-09-01 | 삼성전자주식회사 | 저 전원전압 플래쉬 메모리장치의 감지회로 |
| JP4562480B2 (ja) * | 2004-09-29 | 2010-10-13 | 凸版印刷株式会社 | センスアンプ回路 |
| JP5048535B2 (ja) * | 2008-01-29 | 2012-10-17 | ルネサスエレクトロニクス株式会社 | センスアンプ回路、及びそれを用いた半導体記憶装置 |
| US11875838B2 (en) | 2019-07-12 | 2024-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, semiconductor device, and electronic device |
-
1983
- 1983-09-28 JP JP58179610A patent/JPS6070591A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6070591A (ja) | 1985-04-22 |
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