JPS5925423A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5925423A JPS5925423A JP57135142A JP13514282A JPS5925423A JP S5925423 A JPS5925423 A JP S5925423A JP 57135142 A JP57135142 A JP 57135142A JP 13514282 A JP13514282 A JP 13514282A JP S5925423 A JPS5925423 A JP S5925423A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、とくに計算機用の高速・高集積論
理ＬＳＩに関するものである。
理ＬＳＩに関するものである。
従来高速性能が要求されるバイポーラ論理ＬＳＩでは、
論理回路としてＣＭＬ回路、もしくはこれの出力にエミ
ッタ・フォロアをつけた回路が用いられている。この回
路は常に一定の電流を流しておくため消費電力も常に一
定となり、ＬＳＩの消費電力は集積度に比例して増加す
ることになる。現在数百ゲートの論理ＬＳＩでもすでに
放熱の制限を受けているので、今後集積度を上げる場合
にこの消費電力の増加は大きな障害となってくる。
論理回路としてＣＭＬ回路、もしくはこれの出力にエミ
ッタ・フォロアをつけた回路が用いられている。この回
路は常に一定の電流を流しておくため消費電力も常に一
定となり、ＬＳＩの消費電力は集積度に比例して増加す
ることになる。現在数百ゲートの論理ＬＳＩでもすでに
放熱の制限を受けているので、今後集積度を上げる場合
にこの消費電力の増加は大きな障害となってくる。
一方低消費電力の点てはＣ−Ｍｏ８論理ＬＳＩがすぐれ
ており、このＬＳＩでは信号処理を行っている回路だけ
が電力を消費し、定常状態の回路は電力を消費しないの
で、消費電力は飛躍的に低減される。
ており、このＬＳＩでは信号処理を行っている回路だけ
が電力を消費し、定常状態の回路は電力を消費しないの
で、消費電力は飛躍的に低減される。
しかしＭｏ８ ＋−ランジスタの負荷駆動能力はバイポ
ーラトランジスタの駆動能力に較べて劣るため、」二記
ＣＭＬ回路を用いたＬＳＩに較べ高速性能の点で劣る欠
点がある。
ーラトランジスタの駆動能力に較べて劣るため、」二記
ＣＭＬ回路を用いたＬＳＩに較べ高速性能の点で劣る欠
点がある。
われわれは消費電力が極めて小さく、かつ高速性能を有
する論理ＬＳＩとしてＣ−ＭＯＳトランジスタとｎｐｎ
およびｐｎｐバイポーラトランジスタで構成した半導体
装置を考案した（実願昭５６−１４８７７７号）・。
する論理ＬＳＩとしてＣ−ＭＯＳトランジスタとｎｐｎ
およびｐｎｐバイポーラトランジスタで構成した半導体
装置を考案した（実願昭５６−１４８７７７号）・。
この半導体装置はＩＶ程度の低い電源電圧においても５
００ ｍＶ以」二の信号振幅が得られ、しかも高速性能
が達成される点に特徴がある。しかし」−記半導体装置
ではｐ、−Ｍｏ８ Ｉ−ランジスタおよびｎ−Ｍｏ８
）ランジスタとｎｐｎバイポーラトランジスタおよびｐ
ｎｐバイポーラトランジスタの４種のトランジスタを用
いており、この半導体装置をＬＳＩとして同一ウェーハ
」二に形成するには製造工程が複雑になる欠点がある。
００ ｍＶ以」二の信号振幅が得られ、しかも高速性能
が達成される点に特徴がある。しかし」−記半導体装置
ではｐ、−Ｍｏ８ Ｉ−ランジスタおよびｎ−Ｍｏ８
）ランジスタとｎｐｎバイポーラトランジスタおよびｐ
ｎｐバイポーラトランジスタの４種のトランジスタを用
いており、この半導体装置をＬＳＩとして同一ウェーハ
」二に形成するには製造工程が複雑になる欠点がある。
本発明は高速性能を有し消費電力が少ない半導体装置を
簡略化された工程で製造するために、ｐ−Ｍｏ８ ）ラ
ンジスタとｎ−Ｍｏ８ ）ランジスタおよびｎｐｎバイ
ポーラトランジスタの３種のトランジスタを用いて構成
した半導体装置で、定常的に流れる電流がなく、しかも
バイポーラトランジスタの大きな駆動能力を発揮させた
ことを特徴とする。
簡略化された工程で製造するために、ｐ−Ｍｏ８ ）ラ
ンジスタとｎ−Ｍｏ８ ）ランジスタおよびｎｐｎバイ
ポーラトランジスタの３種のトランジスタを用いて構成
した半導体装置で、定常的に流れる電流がなく、しかも
バイポーラトランジスタの大きな駆動能力を発揮させた
ことを特徴とする。
次に本発明の実施例を図面とともに説明する。
第１図は本発明による半導体装置の基本回路図、第２図
は上記回路の入力−出力特性を示す図、第３図は」１記
基本回路をモノリシックＬＳＩに適用した論理回路の一
実施例を示す図である。第１図において第１のｎｐｎバ
イポーラトランジスタ７のコレクタとｐ−Ｍｏ８ ）ラ
ンジスタ４のソースを正電源３に接続し、ｐ−Ｍｏ８
＋−ランジスタ４のトレインと第１のｎ−ＭＯＳトラン
ジスタ５のドレインとを上記第１のｎｐｎバイポーラト
ランジスタ７のベースに、また第１のｎ−ＭＯＳトラン
ジスタ５のソースを上記第１のｎｐｎバイポーラトラン
ジスタ７のエミッタにそれぞれ接続し、ｐ−Ｍｏ８ ｌ
−ランジスタ４および第１のｎ−ＭＯＳトランジスタ５
のゲートを接続して入力端子とした回路と、第２のｎｐ
ｎバイポーラトランジスタ８のコレクタと第２のｎ−Ｍ
ｏ５トランジスタ６のゲートを接続し、該第２のｎ−Ｍ
ｏ３Ｉ・ランジスタロのソースと第２のｎｐｎバイポー
ラトランジスタ８のベースヲ接続し、該バイポーラトラ
ンジスタ８のエミッタを負電源９に接続して第２のｎ−
Ｍｏ８）ランジスタロのドレインを人力端子とする回路
を用い、それぞれの回路の人力端子を接続して共通の入
力端子１とし、第１のｎｐｎバイポーラトランジスタ７
のエミッタと第２のｎｐｎバイポーラトランジスタ８の
コレクタを接続して出力端子２としている。
は上記回路の入力−出力特性を示す図、第３図は」１記
基本回路をモノリシックＬＳＩに適用した論理回路の一
実施例を示す図である。第１図において第１のｎｐｎバ
イポーラトランジスタ７のコレクタとｐ−Ｍｏ８ ）ラ
ンジスタ４のソースを正電源３に接続し、ｐ−Ｍｏ８
＋−ランジスタ４のトレインと第１のｎ−ＭＯＳトラン
ジスタ５のドレインとを上記第１のｎｐｎバイポーラト
ランジスタ７のベースに、また第１のｎ−ＭＯＳトラン
ジスタ５のソースを上記第１のｎｐｎバイポーラトラン
ジスタ７のエミッタにそれぞれ接続し、ｐ−Ｍｏ８ ｌ
−ランジスタ４および第１のｎ−ＭＯＳトランジスタ５
のゲートを接続して入力端子とした回路と、第２のｎｐ
ｎバイポーラトランジスタ８のコレクタと第２のｎ−Ｍ
ｏ５トランジスタ６のゲートを接続し、該第２のｎ−Ｍ
ｏ３Ｉ・ランジスタロのソースと第２のｎｐｎバイポー
ラトランジスタ８のベースヲ接続し、該バイポーラトラ
ンジスタ８のエミッタを負電源９に接続して第２のｎ−
Ｍｏ８）ランジスタロのドレインを人力端子とする回路
を用い、それぞれの回路の人力端子を接続して共通の入
力端子１とし、第１のｎｐｎバイポーラトランジスタ７
のエミッタと第２のｎｐｎバイポーラトランジスタ８の
コレクタを接続して出力端子２としている。
このような構成の半導体装置において、入力端子１の電
位がＯＶのときｐ−Ｍｏ８ ）ランソスタ４が導通し、
第１のｎｐｎバイポーラトランジスタ７のベースに電流
が流れるので該第１のｎｐｎバイポーラトランジスタ７
は導通する。一方策２のｎｐｎバイポーラトランジスタ
８はベースの電位がＯＶであるため導通しない。この結
果出力端子２の電位（イ上昇し、正電源３の電圧Ｖｃか
ら第１のｎｐｎバイポーラトランジスタ７のベース・エ
ミッタ順方向電圧Ｖｌを差引いた値になる。入力端子１
の電圧を正電源電圧■ｃに切換えると、出力端子２の電
圧は最初ｖｃ−ＶＢＥであるから第２のｎ−Ｍｏ８ ）
ランジスタロが導通しており、第２のｎｐｎバイポーラ
トランジスタ８のベースに電流が流れ出力端子２の電位
を引下げようとする。一方ｐ−ＭＯ８＋−ランジスタ４
は非導通となるので第１のｎｐｎバイポーラトランジス
タ７のベース電流は流れなくなり、第１のｎ−Ｍｏ８
ｌ・ランジスタ５が導通するため、第１のｎｐｎバイポ
ーラトランジスタ７のベースに蓄積された電荷が上記第
１のｎ−Ｍｏ３ トランジスタ５て抜取られ、該ｎｐｎ
バイポーラトランジスタ７は速やかに非導通となる。こ
の結果出力端子２の電位は急速に引下げられる。このと
きの出力端子２の電位は第２のｎ−Ｍｏ８ ）ランシス
タロのしきい電圧■１１１と第２のｎｐｎバイポーラト
ランジスタ８のベース・エミッタ順方向電圧Ｖ１３ＩＤ
とにより定まりＶｌｌｌ’、＋ＶＩｌ＋て与えられる。
位がＯＶのときｐ−Ｍｏ８ ）ランソスタ４が導通し、
第１のｎｐｎバイポーラトランジスタ７のベースに電流
が流れるので該第１のｎｐｎバイポーラトランジスタ７
は導通する。一方策２のｎｐｎバイポーラトランジスタ
８はベースの電位がＯＶであるため導通しない。この結
果出力端子２の電位（イ上昇し、正電源３の電圧Ｖｃか
ら第１のｎｐｎバイポーラトランジスタ７のベース・エ
ミッタ順方向電圧Ｖｌを差引いた値になる。入力端子１
の電圧を正電源電圧■ｃに切換えると、出力端子２の電
圧は最初ｖｃ−ＶＢＥであるから第２のｎ−Ｍｏ８ ）
ランジスタロが導通しており、第２のｎｐｎバイポーラ
トランジスタ８のベースに電流が流れ出力端子２の電位
を引下げようとする。一方ｐ−ＭＯ８＋−ランジスタ４
は非導通となるので第１のｎｐｎバイポーラトランジス
タ７のベース電流は流れなくなり、第１のｎ−Ｍｏ８
ｌ・ランジスタ５が導通するため、第１のｎｐｎバイポ
ーラトランジスタ７のベースに蓄積された電荷が上記第
１のｎ−Ｍｏ３ トランジスタ５て抜取られ、該ｎｐｎ
バイポーラトランジスタ７は速やかに非導通となる。こ
の結果出力端子２の電位は急速に引下げられる。このと
きの出力端子２の電位は第２のｎ−Ｍｏ８ ）ランシス
タロのしきい電圧■１１１と第２のｎｐｎバイポーラト
ランジスタ８のベース・エミッタ順方向電圧Ｖ１３ＩＤ
とにより定まりＶｌｌｌ’、＋ＶＩｌ＋て与えられる。
この値はＯＶであることが望ましい。しかし半導体装置
の製造条件等が変動しこの値が負の値になると第２のｎ
ｐｎバイポーラトランジスタ８は飽和して高速性が損わ
れるので、多少正の値となるように設定することがより
望ましい。
の製造条件等が変動しこの値が負の値になると第２のｎ
ｐｎバイポーラトランジスタ８は飽和して高速性が損わ
れるので、多少正の値となるように設定することがより
望ましい。
試作の結果では１■≧ＶＢＩう＋■Ｌｈ≧０．２Ｖに設
定した場合に最もすぐれた特性を示した。また」−記の
動作をＯｈせるためにはｐ−Ｍｏ８ ）ランジスタ４の
しきい電圧ＶＩｈにも制限がある。すなわち入力端子１
の電位がＯＶのときには導通しｖｃＶｌｉＥのとき非導
通となることが必要で、このためｐ−Ｍｏ８ トランジ
スタ４ノＶｔ１１ハＶＣ−ＶＢＥ≧ｖｔ１１≧ＶＢＩシ
テナケレハナラない。しかしながら高速性能を引出すた
めにはＶｌはできるだけ小さいことが望ましく、１十〇
、２Ｖに設定した場合に最もすぐれた高速性能が得られ
た。
定した場合に最もすぐれた特性を示した。また」−記の
動作をＯｈせるためにはｐ−Ｍｏ８ ）ランジスタ４の
しきい電圧ＶＩｈにも制限がある。すなわち入力端子１
の電位がＯＶのときには導通しｖｃＶｌｉＥのとき非導
通となることが必要で、このためｐ−Ｍｏ８ トランジ
スタ４ノＶｔ１１ハＶＣ−ＶＢＥ≧ｖｔ１１≧ＶＢＩシ
テナケレハナラない。しかしながら高速性能を引出すた
めにはＶｌはできるだけ小さいことが望ましく、１十〇
、２Ｖに設定した場合に最もすぐれた高速性能が得られ
た。
一方策１のｎ−Ｍｏ８ トランジスタ５のしきい電圧Ｖ
＋Ｍは入力端子１の電圧がＯＶのとき該第１のｎ−ＭＯ
Ｓトランジスタ５が非導通となり、Ｖｃ−ＶＢＥのとき
導通する範囲にあゝることか要求され ＋Ｉ：（Ｖａ−Ｖ１３Ｂ） （Ｖ１１＋ Ｖｏ＋ａ
））＞Ｖｔ＋＋＞−（Ｖｃ−Ｖ＋３１ｑ）でなければな
らない。試作の結果最も高速性能が得られた条件は−０
，２Ｖ＞Ｖ＋ｂ＞ ＩＶのときであった。この条件は第
２のｎ−Ｍｏ８ ）ランジスタロのしきい電圧とよく一
致しており、第１および第２のｎ−ＭＯＳトランジスタ
５．６は同一のしきい電圧のトランジスタで形成でき、
このため製造工程が簡略化される。第２図は」−肥土導
体装置における入力端子１の電圧と出力端子２の電圧の
関係を測定した結果の一例を示す図である。図から明ら
かなように」−肥土導体装置は比較的低い電源電圧で動
作し、しかも大きな出力振幅の論理回路を得ることがで
きる。
＋Ｍは入力端子１の電圧がＯＶのとき該第１のｎ−ＭＯ
Ｓトランジスタ５が非導通となり、Ｖｃ−ＶＢＥのとき
導通する範囲にあゝることか要求され ＋Ｉ：（Ｖａ−Ｖ１３Ｂ） （Ｖ１１＋ Ｖｏ＋ａ
））＞Ｖｔ＋＋＞−（Ｖｃ−Ｖ＋３１ｑ）でなければな
らない。試作の結果最も高速性能が得られた条件は−０
，２Ｖ＞Ｖ＋ｂ＞ ＩＶのときであった。この条件は第
２のｎ−Ｍｏ８ ）ランジスタロのしきい電圧とよく一
致しており、第１および第２のｎ−ＭＯＳトランジスタ
５．６は同一のしきい電圧のトランジスタで形成でき、
このため製造工程が簡略化される。第２図は」−肥土導
体装置における入力端子１の電圧と出力端子２の電圧の
関係を測定した結果の一例を示す図である。図から明ら
かなように」−肥土導体装置は比較的低い電源電圧で動
作し、しかも大きな出力振幅の論理回路を得ることがで
きる。
第３図はモノリシックＬＳＩに適用した論理回路の一実
施例を示す図で、実際に論理回路を構成する場合に要求
される多入力論理回路の例である。
施例を示す図で、実際に論理回路を構成する場合に要求
される多入力論理回路の例である。
３個のｐ−Ｍｏ８ ）ランジスタ４１．４２．４３を直
列に接続し、同数個の第１のｎ−Ｍｏ８ トランジスタ
５１．５２．５３および第２のｎ−Ｍｏ８ トランジス
タ６１．６２．６３をそれぞれ並列に接続し、ｐ−Ｍｏ
８ ）ランジスタ４１．４２．４３の各ゲートと第１の
ｎ−Ｍｏ８ トランジスタ５１．５２．５３の各ゲート
と第２のｎ−Ｍｏ８ トランジスタ６１．６２．６３の
各ドレインとを接続してそれぞれの入力端子１１．１２
．１３ヲ構成し、ｐ−Ｍｏ８ ｈ ラン’） スタ４１
のソースと第１のｎｐｎバイポーラトランジスタ１７の
コレクタを正電源３１に接続し、ｐ−Ｍｏ５トランジス
タ４３のトレインと第１のｎ−Ｍｏ８ トランジスタ５
１．５２．５３の各ドレインとを上記第１のｎｐｎバイ
ポーラトランジスタ１７のベースに接続し、第１のｎ−
ＭＯＳトランジスタ５１．５２．５３のソースを」二記
第１のｎｐｎバイポーラトランジスタ１７のエミッタに
接続している。また第２のｎ−Ｍｏ８ トランジスタ６
１．６２．６３のソースを第２のｎｐｎバイポーラトラ
ンジスタ１８ノヘースニ、該バイポーラトランジスタ１
８ノエミツタを負電源にそれぞれ接続し、上記第２のｎ
−ＭＯＳトランジスタ６１．６２．６３のゲートを第２
のｎｐｎバイボーラトランンスタ１８のコレクタに接続
し、きらに第１のｎｐｎバイポーラトランジスタ１７の
エミッタとともに出力端子２１に接続している。このよ
うに構成された半導体装置の各入力端子に接続されたそ
れぞれのトランジスタ回路の動作は」１記の実施例と同
様であり、定常的に流れる電流がな（低い電源電圧で動
作し大きな出力振幅の論理回路が得られる。なお本実施
例では代表的な３人力ＮＯＲ回路を示しているが、入力
数の増減は自由であり、また入力端子の電位を特定の電
位に固定するだけで入力数を１または２とすることもで
きる。
列に接続し、同数個の第１のｎ−Ｍｏ８ トランジスタ
５１．５２．５３および第２のｎ−Ｍｏ８ トランジス
タ６１．６２．６３をそれぞれ並列に接続し、ｐ−Ｍｏ
８ ）ランジスタ４１．４２．４３の各ゲートと第１の
ｎ−Ｍｏ８ トランジスタ５１．５２．５３の各ゲート
と第２のｎ−Ｍｏ８ トランジスタ６１．６２．６３の
各ドレインとを接続してそれぞれの入力端子１１．１２
．１３ヲ構成し、ｐ−Ｍｏ８ ｈ ラン’） スタ４１
のソースと第１のｎｐｎバイポーラトランジスタ１７の
コレクタを正電源３１に接続し、ｐ−Ｍｏ５トランジス
タ４３のトレインと第１のｎ−Ｍｏ８ トランジスタ５
１．５２．５３の各ドレインとを上記第１のｎｐｎバイ
ポーラトランジスタ１７のベースに接続し、第１のｎ−
ＭＯＳトランジスタ５１．５２．５３のソースを」二記
第１のｎｐｎバイポーラトランジスタ１７のエミッタに
接続している。また第２のｎ−Ｍｏ８ トランジスタ６
１．６２．６３のソースを第２のｎｐｎバイポーラトラ
ンジスタ１８ノヘースニ、該バイポーラトランジスタ１
８ノエミツタを負電源にそれぞれ接続し、上記第２のｎ
−ＭＯＳトランジスタ６１．６２．６３のゲートを第２
のｎｐｎバイボーラトランンスタ１８のコレクタに接続
し、きらに第１のｎｐｎバイポーラトランジスタ１７の
エミッタとともに出力端子２１に接続している。このよ
うに構成された半導体装置の各入力端子に接続されたそ
れぞれのトランジスタ回路の動作は」１記の実施例と同
様であり、定常的に流れる電流がな（低い電源電圧で動
作し大きな出力振幅の論理回路が得られる。なお本実施
例では代表的な３人力ＮＯＲ回路を示しているが、入力
数の増減は自由であり、また入力端子の電位を特定の電
位に固定するだけで入力数を１または２とすることもで
きる。
本発明の半導体装置は上記のように定常的に流れる電流
がなく、過渡時にはｎｐｎバイポーラトランジスタが有
する大きな駆動能力が十分に発揮されるため、低消費電
力でかつ高速性能がすぐれたＬＳＩを得ることができ、
論理ＬＳＩの高集積化に寄与することができる。また本
半導体装置はｐ−ＭＯＳトランジスタとｎ−Ｍｏ８ ）
ランジスタおよびｎｐｎハイボーラトランンスタの３種
のトランジスタて構成されているから、ＬＳＩとして同
一ウェーハ上に形成する製造工程か、４種のトランジス
タて構成される従来のものに較べ１０〜２０％短縮され
、さらに第１および第２のｎ−ＭＯＳ ’ｐランジスタ
は同じしきい電圧のトランジスタで形成できるため工程
が簡略化され極めて実用性が高い半導体装置を得ること
ができる。
がなく、過渡時にはｎｐｎバイポーラトランジスタが有
する大きな駆動能力が十分に発揮されるため、低消費電
力でかつ高速性能がすぐれたＬＳＩを得ることができ、
論理ＬＳＩの高集積化に寄与することができる。また本
半導体装置はｐ−ＭＯＳトランジスタとｎ−Ｍｏ８ ）
ランジスタおよびｎｐｎハイボーラトランンスタの３種
のトランジスタて構成されているから、ＬＳＩとして同
一ウェーハ上に形成する製造工程か、４種のトランジス
タて構成される従来のものに較べ１０〜２０％短縮され
、さらに第１および第２のｎ−ＭＯＳ ’ｐランジスタ
は同じしきい電圧のトランジスタで形成できるため工程
が簡略化され極めて実用性が高い半導体装置を得ること
ができる。
第１図は本発明による半導体装置の基本回路図第２図は
上記回路の人力−出力特性を示す図、第３図は上記基本
回路をモノリシックＬＳＩに適用した論理回路の一実施
例を示す図である。 １・・・入力端子 ２・・・出力端子３・・・正
電源 ４・・・ｐ−ＭＯＳトランジスタ５・・
・第１のｎ−ＭＯＳ ）ランジスタロ・・・第２のｎ−
ＭＯＳ トランジスタ７・・・第１のｎｐｎバイポーラ
トランンスタ８・・・第２のｎｐｎバイポーラトランジ
スタ９・・負電源 １１．１２．１３・・・入
力端子４１．４２．４３・・・ｐ−ＭＯＳ ｌ−ランジ
スタ５１．５２．５３−・・第１のｎ−ＭＯＳトランジ
スタ６１．６２．６３・・第２のｎ−ＭＯＳ）ランジス
タ１１図 才２図 へ力電瓜Ｖ’ｎ （Ｖ）
上記回路の人力−出力特性を示す図、第３図は上記基本
回路をモノリシックＬＳＩに適用した論理回路の一実施
例を示す図である。 １・・・入力端子 ２・・・出力端子３・・・正
電源 ４・・・ｐ−ＭＯＳトランジスタ５・・
・第１のｎ−ＭＯＳ ）ランジスタロ・・・第２のｎ−
ＭＯＳ トランジスタ７・・・第１のｎｐｎバイポーラ
トランンスタ８・・・第２のｎｐｎバイポーラトランジ
スタ９・・負電源 １１．１２．１３・・・入
力端子４１．４２．４３・・・ｐ−ＭＯＳ ｌ−ランジ
スタ５１．５２．５３−・・第１のｎ−ＭＯＳトランジ
スタ６１．６２．６３・・第２のｎ−ＭＯＳ）ランジス
タ１１図 才２図 へ力電瓜Ｖ’ｎ （Ｖ）
Claims (1)
- 【特許請求の範囲】 ＋１１ 第１のｎｐｎ バイポーラトランジスタのコ
レクタとｐ−Ｍｏ８ ）ランジスタのソースとを正電源
に、」１記ｐ−ＭＯ８トランジスタのドレインと第１の
ｎ−ＭＯＳトランジスタのドレインとを第１のｎｐｎバ
イポーラトランジスタのベースに、また第１のｎ−Ｍｏ
５トランジスタのソースを第１のｎｐｎバイポーラトラ
ンジスタのエミッタにそれぞれ接続し、さらに」１記ｐ
−ＭＯ８トランジスタおよび第１のｎ−Ｍｏ８ ）ラン
ジスタのゲートを接続してこれを入力端子とする回路と
、第２のｎｐｎバイポーラトランジスタのコレクタを第
２のｎ−ＭＯＳトランジスタのゲートに、第２のｎｐｎ
バイポーラトランジスタのベースを第２のｎ−ＭＯＳト
ランジスタのソースに接続し、第２のｎｐｎバイポーラ
トランジスタのエミッタを負電源にそれぞれ接続し、第
２の叶ＭＯＳトランンスタのドレインを入力端子とする
回路を備え、上記各回路の入力端子を相互に接続して共
通の入力端子とし、第１のｎｐｎバイポーラトランジス
タのエミッタと第２のｎｐｎバイポーラトランジスタの
コレクタとを接続して出力端子とした半導体装置。 （２）複数のｐ−Ｍｏ８ ）ランジスタを直列接続し、
同数の第１および第２のｎ−Ｍｏ８ トランジスタをそ
れぞれ並列接続し、上記ＭＯＳトランジスタ中のｐ−Ｍ
ｏ８ トランジスタのゲートと第１のｎ−Ｍｏ８ トラ
ンジスタのゲートと第２のｎ−ＭＯＳトランジスタのド
レインを、１個ずつ相互に接続してそれぞれ共通の入力
端子とした特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135142A JPS5925423A (ja) | 1982-08-04 | 1982-08-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135142A JPS5925423A (ja) | 1982-08-04 | 1982-08-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5925423A true JPS5925423A (ja) | 1984-02-09 |
Family
ID=15144782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135142A Pending JPS5925423A (ja) | 1982-08-04 | 1982-08-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925423A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0177338A2 (en) * | 1984-10-02 | 1986-04-09 | Fujitsu Limited | Logical gate circuit |
| US4612458A (en) * | 1985-08-28 | 1986-09-16 | Advanced Micro Devices, Inc. | Merged PMOS/bipolar logic circuits |
| US4649294A (en) * | 1986-01-13 | 1987-03-10 | Motorola, Inc. | BIMOS logic gate |
| US4678943A (en) * | 1984-02-24 | 1987-07-07 | Hitachi, Ltd. | Inverting logic buffer BICMOS switching circuit using an enabling switch for three-state operation with reduced dissipation |
| US4779014A (en) * | 1986-09-26 | 1988-10-18 | Kabushiki Kaisha Toshiba | BiCMOS logic circuit with additional drive to the pull-down bipolar output transistor |
| US4794280A (en) * | 1988-02-16 | 1988-12-27 | Texas Instruments Incorporated | Darlington bicmos driver circuit |
| US4999517A (en) * | 1988-11-08 | 1991-03-12 | Nec Corporation | Inverter circuit |
| US5243571A (en) * | 1989-12-21 | 1993-09-07 | Bull S.A. | Memory bus precharging circuit |
| JP2011171830A (ja) * | 2010-02-16 | 2011-09-01 | Fuji Electric Co Ltd | 増幅回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54112156A (en) * | 1978-02-22 | 1979-09-01 | Agency Of Ind Science & Technol | Semiconductor logic circuit |
| JPS5545259A (en) * | 1978-09-26 | 1980-03-29 | Mitsubishi Electric Corp | Transistor output circuit |
-
1982
- 1982-08-04 JP JP57135142A patent/JPS5925423A/ja active Pending
Patent Citations (2)
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