JPH01308061A - 半導体デバイス - Google Patents
半導体デバイスInfo
- Publication number
- JPH01308061A JPH01308061A JP13965088A JP13965088A JPH01308061A JP H01308061 A JPH01308061 A JP H01308061A JP 13965088 A JP13965088 A JP 13965088A JP 13965088 A JP13965088 A JP 13965088A JP H01308061 A JPH01308061 A JP H01308061A
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- JP
- Japan
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- wiring
- wirings
- semiconductor device
- cbb
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- Prior art date
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 230000003071 parasitic effect Effects 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 2
- 101100063431 Arabidopsis thaliana DIM gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体デバイスの動作時において、配線間の寄
生容量に起因するノイズを動作に支障を生じさせないレ
ベルに抑制することができる半導体デバイスに関するも
のである。
生容量に起因するノイズを動作に支障を生じさせないレ
ベルに抑制することができる半導体デバイスに関するも
のである。
従来の半導体デバイスにセいては配線の膜厚は主にエレ
クトロマイグレーション対策のために、電流密度を下げ
るため一般に厚めに設定されていた。
クトロマイグレーション対策のために、電流密度を下げ
るため一般に厚めに設定されていた。
第２図は従来の半導体デバイスの一例を示したもので、
図において、（１）はフローティング状態となる配線、
（２）は配線（１）の隣接配＠、（３７は配線＋１１
＋２１が設けられた基板である。＠３図は第２図の半導
体デバイスの等価回路図を示す。
図において、（１）はフローティング状態となる配線、
（２）は配線（１）の隣接配＠、（３７は配線＋１１
＋２１が設けられた基板である。＠３図は第２図の半導
体デバイスの等価回路図を示す。
ところが配線（１１＋２１間の容量ＣＢＢは配線の膜厚
ｔと配線長ｌ及び配線間隔ｄのパラメータに対して、Ｃ
ＢＩＩ ｃｔ旦 の関係にある。
ｔと配線長ｌ及び配線間隔ｄのパラメータに対して、Ｃ
ＢＩＩ ｃｔ旦 の関係にある。
従がって、半導体デバイスが微細化され配線間隔ｄがサ
ブミクロン領域となると、容量Ｃｎｎが非常に大きくな
ってくるので隣接する配線ｆｉｌ ＋２１の電位の影響
を強く受ける結果となる。
ブミクロン領域となると、容量Ｃｎｎが非常に大きくな
ってくるので隣接する配線ｆｉｌ ＋２１の電位の影響
を強く受ける結果となる。
従来の半導体デバイスは以上のように構成されているの
で、縮小化に際して配線間の寄生容量によるノイズによ
る影響を無視することができず、その対策が問題であっ
た。
で、縮小化に際して配線間の寄生容量によるノイズによ
る影響を無視することができず、その対策が問題であっ
た。
本発明は半導体デバイスの縮小化に伴ない配線のデイメ
ンジオンに対しても、比例縮小期を導入し、隣接する配
線からのノイズを受けやすく配線レイヤーに対して配線
間隔ｄの縮小に対してｔも等価に縮小し、寄生容ｆＪｔ
ｃＢＢの増大を防ぎ、回路動作において寄先容：ｌ Ｃ
ｎｎによるノイズの影響を受けない半導体デバイスを得
る事を目的としている。
ンジオンに対しても、比例縮小期を導入し、隣接する配
線からのノイズを受けやすく配線レイヤーに対して配線
間隔ｄの縮小に対してｔも等価に縮小し、寄生容ｆＪｔ
ｃＢＢの増大を防ぎ、回路動作において寄先容：ｌ Ｃ
ｎｎによるノイズの影響を受けない半導体デバイスを得
る事を目的としている。
本発明は半導体デバイスにおいて回路動作時にフローテ
ィングとなる配線で、配線間容［ＣｎｎをＣＢＩＩ ／
Ｃｎ ｌ ０．１ とする事により、縮小化された半
導体デバイスにおいてもＣｎｎに起因するノイズを抑制
するものである。
ィングとなる配線で、配線間容［ＣｎｎをＣＢＩＩ ／
Ｃｎ ｌ ０．１ とする事により、縮小化された半
導体デバイスにおいてもＣｎｎに起因するノイズを抑制
するものである。
〔作用〕
本発明Ｉこおける半導体デバイスはフローティング状態
となったある配線の電位が隣接する配線の電位に寄生容
ｆｉ Ｃｎｎを介して影響を受けない、すなわち、配線
の電位が変動しない事である。
となったある配線の電位が隣接する配線の電位に寄生容
ｆｉ Ｃｎｎを介して影響を受けない、すなわち、配線
の電位が変動しない事である。
以下２本発明の一実施例を図に基づいて説明する。なお
、図中符号（１）〜（３）およびＣＩＩＢ、Ｃ１１，／
、ｄ、ｔは前記従来のものと同一につき説明は省略する
。
、図中符号（１）〜（３）およびＣＩＩＢ、Ｃ１１，／
、ｄ、ｔは前記従来のものと同一につき説明は省略する
。
＠４図は従来のデバイスサイズを示す斜視図で、この時
。
。
ＣＢＢＩイｏ、 ｔ Ｃｎ
の条件を満たす例として ＣＩＩＢＩ ＝ｍ＝ ０．
Ｉ Ｃｎ とすると、配線間隔ｄｌを単純に縮小する
と、第１図（ａ）の如く寄生容（１ｔｃｎｎｍ はＣ
ｎｎｔ の２倍となり、すなわち隣接する配線１２）
の電位変動の影響を２倍強く受ける事となる。
Ｉ Ｃｎ とすると、配線間隔ｄｌを単純に縮小する
と、第１図（ａ）の如く寄生容（１ｔｃｎｎｍ はＣ
ｎｎｔ の２倍となり、すなわち隣接する配線１２）
の電位変動の影響を２倍強く受ける事となる。
そこで第１図（ｂ）の如く、配線（１）の膜厚ｔを ｔ
ｌとすれば Ｃｎｎ３１０．１ ＣＢの条件を満たす事
が出来る。
ｌとすれば Ｃｎｎ３１０．１ ＣＢの条件を満たす事
が出来る。
この時は当然配線抵抗Ｒが２倍となる事及び電流密度も
２倍となるが、配線の埜料を適切に選ぶ事により、これ
らの障害を取り除く事は充分に可能である。
２倍となるが、配線の埜料を適切に選ぶ事により、これ
らの障害を取り除く事は充分に可能である。
本発明はある配線イ１）が−時的にフローティング状態
となる動作モードをもつような半導体デバイスにおいて
はすべての配線に適用することが可能であることはいう
までもない。
となる動作モードをもつような半導体デバイスにおいて
はすべての配線に適用することが可能であることはいう
までもない。
以上のように本発明によれば、半導体デバイスを縮小し
ても配線間の寄生容措によるノイズを抑制が出来従がっ
て、安定した動作余裕を有する事が出来る効果がある。
ても配線間の寄生容措によるノイズを抑制が出来従がっ
て、安定した動作余裕を有する事が出来る効果がある。
第１図（ａ）（ｂ）は本発明の一実施例を示す半導体デ
バイスの説明斜視図、第２図は従来の半導体デ、（イス
の説明斜視図、第３図は第２図に示すものの等価回路図
、ｆｆ１４１’Ｎは第１図に示すものに対応させて従来
の半導体デバイスを説明する斜視図である。 （１）はフローティング状態となる配線、（２）は隣接
する配線、（３）は基板を示す。 なお、図中、同一符号は同一、または相当部分を示す。
バイスの説明斜視図、第２図は従来の半導体デ、（イス
の説明斜視図、第３図は第２図に示すものの等価回路図
、ｆｆ１４１’Ｎは第１図に示すものに対応させて従来
の半導体デバイスを説明する斜視図である。 （１）はフローティング状態となる配線、（２）は隣接
する配線、（３）は基板を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 半導体デバイスの動作時間内のある時間幅において、
ある配線が前後の回路と１０ＭΩ以上の高いインピーダ
ンス状態となるすなわちフローティング状態となる動作
モードを有する半導体デバイスにおいて、フローティン
グ状態となる配線の基板との間の寄生容量Ｃ＿Ｂと配線
間の奇生容量Ｃ＿Ｂ＿Ｂの比率Ｃ＿Ｂ＿Ｂ／Ｃ＿Ｂが０
．１以下であることを特徴とする半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13965088A JP2687442B2 (ja) | 1988-06-06 | 1988-06-06 | 半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13965088A JP2687442B2 (ja) | 1988-06-06 | 1988-06-06 | 半導体デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01308061A true JPH01308061A (ja) | 1989-12-12 |
| JP2687442B2 JP2687442B2 (ja) | 1997-12-08 |
Family
ID=15250211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13965088A Expired - Lifetime JP2687442B2 (ja) | 1988-06-06 | 1988-06-06 | 半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687442B2 (ja) |
-
1988
- 1988-06-06 JP JP13965088A patent/JP2687442B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687442B2 (ja) | 1997-12-08 |
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